CN1109301C

CN1109301C - 显示存储器控制设备

Info

Publication number: CN1109301C
Application number: CN98115923A
Authority: CN
Inventors: 桑岛秀纪; 松本俊夫
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-07-04
Filing date: 1998-07-03
Publication date: 2003-05-21
Anticipated expiration: 2018-07-03
Also published as: DE69840491D1; JP3342352B2; US6278467B1; JPH1124644A; EP0898264A2; CN1204820A; EP0898264B1; EP0898264A3

Abstract

本发明涉及一种显示存储器控制设备，它可缩短从CPU对VRAM进行访问时的等待时间，而不增大电路规模和引起功耗增大。把VRAM20的数据宽度预先设定为CPU27的数据总线宽度的多倍。把来自CPU20的写入数据暂时存储在预缓冲器12中，并传递到包含在写入缓冲器15内的一个数据缓冲器21中。由低位地址来设定数据缓冲器21。VRAM控制电路18可通过一次访问，把来自数据缓冲器21的所有数据或任意数据组合写入由高位地址缓冲器23所设定的VRAM20的一个地址。

Description

显示存储器控制设备

技术领域

本发明涉及显示存储器控制设备，它可有效地应用于诸如各种计算机等信息处理设备中，尤其是降低功耗非常重要的便携式设备。

背景技术

诸如个人计算机、字处理器和类似的信息处理设备把图像显示装置作为用户接口。这些信息处理设备设有用于存储相应于图像的数据的显示存储器(以下，简单地叫做“VRAM”)。在VRAM中，规则地执行读取图像显示，还不规则地从中央处理单元(以下，简单地叫做“CPU”)进行访问。因此，利用显示存储器控制电路进行访问控制。在常规的显示存储器控制电路中，为了把显示数据传输到显示装置，最好对VRAM进行周期性的读取访问。因此，在CPU对VRAM进行访问的情况下，CPU处于等待状态，直到周期性读取以外的时序。在此控制下，CPU未有效地表现出处理功能，这是降低处理速度的一个因素。

图6示意示出在日本未审查专利公开JP-A 7-28990(1995)的图1中所揭示的已有技术。如图6所示，在已有技术中，设置了在从CPU1进行写入时存储多个地址的地址缓冲器2以及存储相应于这些地址的多个写入数据的数据缓冲器3。为了控制这些地址缓冲器和数据缓冲器3，设有缓冲器控制电路4。总线控制电路5在每个缓冲器和CPU1之间执行控制。缓冲器控制电路4执行控制，以把每个地址缓冲器2和数据缓冲器3中所存储的地址和数据有效地写入VRAM6。

在已有技术中，曾提出了以下的建议。尤其是，设置了对VRAM6获取写入数据以及相应于写入数据的地址的缓冲器，并且进行访问控制，从而获得把数据写入VRAM6的有效时序。这样，可执行访问处理而不给CPU1加上负载并依赖于VRAM6的性能。在对VRAM6的写入序列中，首先，当总线控制电路5判定已从CPU1写入数据时，把写入数据和地址分别存储在数据缓冲器3和地址缓冲器2中。此时，地址和数据相互形成一对一的对应关系。地址缓冲器2使用内部控制信号，把有关存储为地址的内容是空还是满通知总线控制电路5。然后，总线控制电路5根据该信号在CPU1和VRAM6之间进行控制。

在已有技术中，当把来自CPU1的数据写入VRAM6时，以与CPU访问相同的次数执行VRAM访问；因此，VRAM6本身的功率消耗较多。此外，所需的地址缓冲器2的数目等于数据缓冲器3的数目；因此，这增大了电路规模，它也是引起成本和功耗增大的一个因素。此外，在应用高速缓冲存储器作为加速存储器访问的一个方法的情况下，需要可存储相应于多个连续地址的数据的高速缓冲器；因此，不可避免地增大了电路规模，也将增加功耗和成本。

发明内容

本发明的一个目的是提供一种显示存储器控制电路，它可控制CPU使其不进入等待状态，不会增大电路规模和引起功耗增大。

本发明提供了一种显示存储器控制设备，用于把数据写入显示存储器(具有多倍于与CPU进行连接的数据线的数据线)，它包括：

能把来自CPU的写入数据中的地址和数据存入显示存储器的预缓冲器，用于取得预缓冲器有效标志，该标志用作识别其中是否存储有地址和数据的信号；

能存储在数字上相应于显示存储器的数据线的数据同时在多个区域之间分割数据的写入缓冲器，用于取得多个有效标志，这些标志用作相应于构成多个区域的各个区域识别其中是否存储有有效数据的信号；

高位地址缓冲器，用于存储地址高位一侧预定位数的高位地址数据；

低位地址解码器，用于对地址低位一侧预定位数的地址进行解码；

高位地址比较器电路，用于在存储在高位地址缓冲器中的高位地址数据和预缓冲器地址中的高位地址之间进行比较；

访问控制电路，用于对写入缓冲器控制写入操作；

显示控制电路，用于周期性地从显示存储器读取显示数据；以及

显示存储器控制电路，用于通过相应于显示数据线数目的数据总线控制显示存储器的读取和写入，

访问控制电路查阅预缓冲器有效标志和几个有效标志，并把存储在预缓冲器中的数据写入根据高位地址比较器电路与低位地址解码器的解码输出之间的比较结果所确定的写入缓冲区，此外，还在已建立预定条件的情况下，控制显示存储器控制电路把存储在写入缓冲器中的数据写入显示存储器。

依据本发明，缓冲器装置设置在CPU和显示存储器之间。显示存储器具有多倍于CPU的数据总线宽度的数据宽度，缓冲器装置可以与显示存储器数据宽度相同的位数来存储数据。因此，在访问控制装置在显示存储器和缓冲器装置之间执行数据传递的情况下，一次传递等于显示存储器一个地址的数据。通过由缓冲器控制装置所控制的多次访问来执行在缓冲器装置和CPU之间传递等于显示存储器一个地址的数据。不必依据显示控制装置从显示存储器中的读取来调节多次访问。在需要在显示存储器和缓冲器装置之间进行调节的数据传递中，可一次传递等于通过CPU多次访问所传递数据的数据；因此，可减小频率使CPU因调节而处于等待状态，并可减少对显示存储器进行访问的功耗。

依据本发明，使用相对于CPU的数据总线宽度具有多位总线宽度的VRAM，可以较少的VRAM访问次数把写入数据存储在VRAM中。因此，可缩短CPU的等待时间，并可减少VRAM本身的功耗。此外，与普通缓冲器或高速缓冲存储器的结构相比，可以不必把与区域一样多的地址存储在写入缓冲器中，从而可减小电路规模。

依据本发明，显示存储器的数据线的数目超过用于连接CPU与显示存储器控制设备的数据线。使用该显示存储器，把需要从CPU作多次写入操作的多位数据暂时存储在包含在显示存储器控制设备中的写入缓冲器中，利用访问控制电路控制这些数据，从而通过对显示存储器的一次访问来执行写入操作。此外，可通过一次访问把将通过CPU多次写入操作而写入写入缓冲器的数据写入显示存储器；因此，可减小因周期性地把显示数据读入显示存储器而使CPU等待写入操作的频率，并可减少写入操作的功耗。

此外，本发明的特征是，访问控制电路控制显示存储器控制电路，从而在写入缓冲器的多个有效标志都表示存在有效数据的情况下，从写入缓冲器直接把数据写入显示存储器。

依据本发明，当存储在经分割的写入缓冲器所有区域的数据被分割时，立即执行对显示存储器的数据写入。因此，可缩短因写入缓冲器的满状态而引起的CPU等待访问的时间。

此外，本发明的特征是，访问控制电路控制显示存储器控制电路，从而当CPU在有效数据被存储在写入缓冲器的状态下对显示存储器给出存储内容读取指令的情况下，把存储在写入缓冲器中的数据写入显示存储器。

依据本发明，当CPU在写入缓冲器的有效标志有效的状态下对显示存储器执行读取的情况下，利用访问控制电路控制存储在写入缓冲器中的所有数据，从而把这些数据写入显示存储器。此外，存储在写入缓冲器中的所有数据是应被写入CPU内显示存储器中的数据，然后，在被写入显示存储器后读取这些数据，从而可防止数据的失配。此外，可把来自CPU的读取指令用作把存储在写入缓冲器中的数据写入显示存储器的指令。

此外，本发明的特征是，显示控制设备还包括计算预定循环时间的定时器，

其中访问控制电路控制显示存储器控制电路，从而在定时器计算到给定的时刻时把有效数据存储在写入缓冲器中的情况下，把存储在写入缓冲器中的数据写入显示存储器。

依据本发明，在写入缓冲器的有效标志有效的状态下定时器计算到给定时刻的情况下，把存储在写入缓冲器中的有效数据写入显示存储器；因此，可缩短直到把显示数据实际写入显示存储器所花费的时间，从而可在把数据从CPU写入写入缓冲器后显示该数据。

此外，本发明的特征是，访问控制电路控制显示存储器控制电路，从而在写入缓冲器的有效标志和预缓冲器的预缓冲器有效标志表示存在有效数据的状态下，在高位地址比较器电路的比较结果是存储在高位地址缓冲器中的高位地址与预缓冲器地址中的高位地址不一致的情况下，把存储在写入缓冲器中的数据写入显示存储器。

依据本发明，在写入缓冲器的有效标志和预缓冲器的预缓冲器有效标志表示存在有效数据的状态下，在存储在写入缓冲器中地址的高位地址与存储在预缓冲器中地址的高位地址的相比较结果是高位地址相互不一致的情况下，利用访问控制电路来控制存储在写入缓冲器中的有效数据，从而把该数据写入显示存储器。此外，即使在存储在写入缓冲器中的数据与显示存储器的数据宽度不相同的状态下，CPU也可把数据写入显示存储器的不同地址。因此，可降低相对于CPU访问所给出的等待指令的频率。

依据本发明，尤其是，在降低功耗非常重要的便携式设备的系统结构中，不需要复杂的软件处理，也不需要等待时间，而可保持低功耗的效果。因此，可保持CPU的高速处理。

附图概述

从以下详细描述并参考附图，将使本发明的其他和进一步的目的、特征和优点变得更加明显起来，其中：

图1是示出依据本发明第一实施例的显示存储器控制电路11的电气结构方框图；

图2是示出依据本发明第二实施例的处理流程图；

图3是示出依据本发明第三实施例的处理流程图；

图4是示出依据本发明第四实施例的处理流程图；

图5是示出依据本发明第五实施例的处理流程图；以及

图6是示意地示出已有技术的电气结构方框图。

具体实施方式：

现在参考附图，在以下描述本发明的较佳实施例。

图1示出依据本发明第一实施例的显示存储器控制电路11的结构。显示存储器控制电路11包括预缓冲器12、访问控制电路13、低位地址解码器14、写入缓冲器15、高位地址比较器电路16、显示电路17、VRAM控制电路18和定时器19，并且相对于VRAM20执行控制。写入缓冲器15包括多个数据缓冲器21，并使用有效标志22来示出是否对每个数据缓冲器存储有有效数据。此外，写入缓冲器15设置了高位地址缓冲器23。预缓冲器12设置了用于存储数据的预数据缓冲器24、示出有效数据是否被存储在预数据缓冲器24中的预有效标志25和存储地址的预地址缓冲器26。

VARAM20的数据宽度是CPU27的数据总线宽度的n倍。包含在写入缓冲器15中的每个数据缓冲器21具有相应于CPU27的数据总线宽度的位数。作为数据缓冲器21，在写入缓冲器15中设有n维数据缓冲器，整个位数与VRAM20的数据宽度相同。从CPU27输出的数据和地址被分别传输到预数据缓冲器24和预地址缓冲器26。在数据被存储在预数据缓冲器24中但还未被写入数据缓冲器21的情况下，预有效标志25的信息为有效。另一方面，在数据被存储在相应的数据缓冲器21中但还未被写入VRAM20的情况下，有效标志22的信息为有效。

访问控制电路13执行内部电路的写入控制和读取控制，并依据从CPU27访问的内容控制提供给CPU27的等待信号。低位地址解码器14对来自预地址缓冲器26的地址信息的低位地址进行解码。高位地址比较器电路16在写入缓冲器15的高位地址缓冲器23和预缓冲器12中预地址缓冲器26的高位地址之间进行比较。显示电路17从VRAM20周期性地读出显示数据，然后，利用诸如液晶显示器(LCD)和阴极射线管(CRT)或类似的显示装置28来显示数据。VRAM控制电路18对VRAM20执行访问控制。

首先，在详细描述显示存储器控制电路11前，将先描述待使用的VRAM20。相对于本实施例中所使用的VRAM20，提出以下假设。尤其是，相应于VRAM20一个地址的数据位宽度具有多位，多位数据只有一部分可被读取或写入。在以下的说明书中，把VRAM20的数据位宽度确定为“a”，把在读取或写入一部分数据中位数的最小单位确定为“b”。

在本实施例中，一个地址的数据总线宽度，即“a”为128位。于是，对VRAM20的一次访问可读取或写入最大128位的数据。此外，“b”为8位。把128位的数据总线分成每个8位的16个单元，可读取或写入16个单元中的任意一个，即只有8位。也可读取或写入具有任意一个单元组合的多个单元，即8位整数倍的数据。

根据VRAM20的结构，确定写入缓冲器15的结构。于是，对于VRAM20，需要设置的数据缓冲器21的总数使整个位数与VRAM20的数据宽度相同。即，在本实施例中，配置128位的数据缓冲器21。此外，128位的数据缓冲器21被分割成小区域，即分别具有位数“b”的a/b(＝n维)个数据缓冲器21，对每个小区域进行控制。因此，在本实施例中，128位数据缓冲器被分割成16个小区域，每个小区域为8位。在本实施例中，也存在a/b即16个有效标志22，从而它们一一相应于16个小区域。

以下将说明有关把本实施例的显示存储器控制电路11连到具有8位数据总线宽度的CPU27的情况。然而，CPU27的数据总线宽度不特别限制在8位，CPU27可具有16位、32位和64位数据总线宽度。在此情况下，虽然对下述预缓冲器12的预数据缓冲器24的位数以及包含在写入缓冲器15中的有效标志22的控制方法进行小的改变，但不改变控制电路11的基本结构。

预缓冲器12包括位数与CPU27的数据总线宽度相同的预数据缓冲器24。此外，预缓冲器12还包括用于存储来自CPU27的地址和预有效标志25的预地址缓冲器26。在本实施例中，VRAM20的数据总线宽度是128位，CPU27的数据总线宽度是8位，于是，VRAM20的数据总线宽度是CPU27的数据总线宽度的16倍。从上述关系，由除CPU27地址的低4位(16倍)以外的高位地址来确定VRAM20的地址。因此，通过以下方式来连接VRAM20和CPU。尤其是，在存储在预地址缓冲器26内的地址中，把除低4位以外的高位地址存储在下一级的高位地址缓冲器23中。使用存储在预地址缓冲器26中的来自CPU27的地址的低4位，通过低位地址解码器14控制有效标志22。

在CPU27把数据写入VRAM的过程中，为了从CPU27中获取写入数据，预有效标志25处于无效状态，即预数据缓冲器24必须处于空状态。在此情况下，在从CPU27执行写入访问时，访问控制电路13对CPU27不加限制，然后，把写入地址存储在预缓冲器12的预地址缓冲器26中并把写入数据存储在预数据缓冲器24中，于是使预缓冲器12的预有效标志25有效。

如下所述，在把预缓冲器12的写入数据存入写入缓冲器15中时，预有效标志25返回无效状态，从而可从CPU27中再次获取写入数据。在预有效标志有效的情况下，当再次从CPU27进行写入访问时，访问控制电路13向CPU27输出等待信号，直到预有效标志25变为无效，于是保持了获取写入数据所需的时间。

访问控制电路13根据预有效标志25的信息来判断预缓冲器12的写入数据是否被写入写入缓冲器15。在预有效标志25为有效且写入缓冲器15的任一个有效标志22处于无效状态即写入缓冲器15处于空状态的情况下，可把写入数据从预缓冲器12移到写入缓冲器15。此外，即使预有效标志25有效且任一个有效标志22处于有效状态，在比较高位地址缓冲器23和预地址缓冲器26的地址时，通过它们之间的比较也获得地址相互一致的结果，可把写入数据从预缓冲器12移到写入缓冲器15。

移动写入数据意味着以下事项；尤其是，根据写入缓冲器15的高位地址缓冲器23以及高位地址解码器14的解码结果，把预地址缓冲器26的高位地址数据和预数据缓冲器24的写入数据存储在写入缓冲器15中相应的数据缓冲器21中。在此处理结束时，预缓冲器12的预有效标志25返回无效状态。

在本实施例中，依据写入缓冲器15的结构，高位地址比较器电路16可在除CPU地址的低4位以外位宽度的数据之间进行比较，并把预地址缓冲器26与高位地址缓冲器23的各个地址值相比较。然后，访问控制电路13根据上述地址值是否相互一致来执行以下控制。此时，在地址值相互一致的情况下，存储在预缓冲器12中的写入数据与写入数据已存储在写入缓冲器15中的VRAM20的地址相同，因此，可通过对VRAM20的一次访问把写入数据写入VRAM20。此时，也把预缓冲器12的写入数据移到写入缓冲器15，而不管写入缓冲器15的有效标志22。在此情况下，即使从CPU27进行多次数据写入，也可通过一次写入操作把数据写入VRAM20，从而可减少电流消耗。

如上所述，写入缓冲器15的数据缓冲器21是各为8位的16个小区域。在这16个小区域中，依据低位地址解码器14的解码结果来确定应进行输入操作的一个区域。低位地址解码器14对CPU地址的低4位进行解码。相对于具有处于有效状态的有效标志22的数据缓冲器21，可通过写入缓冲器15而不是VRAM20来进行数据改变。

在预有效标志25有效且写入缓冲器15的16个有效标志22中的任一个有效的状态下，在存储在高位地址缓冲器23中的高位地址与存储在预地址缓冲器26中的高位地址之间的比较结果为高位地址相互不一致的情况下，不可把写入数据移到写入缓冲器15。在此情况下，如下所述，需要把写入缓冲器15的写入数据存入VRAM20，并使所有的有效标志22无效，即使写入缓冲器15为空。

高位地址缓冲器23是与多个数据缓冲器21不同的独立单元；因此，与上述已有技术的缓冲器相比，这样便于减小电路规模。在存储在高位地址缓冲器23和预地址缓冲器26中的高位地址即VRAM地址不同的情况下，不能通过一次VRAM访问把这些地址数据写入VRAM20；因此，不能实现降低功耗。因此，可用软件来有效地降低功耗，使程序执行写入处理，从而继续相同的VRAM地址。

在写入缓冲器15的任一个有效标志22有效的情况下，访问控制电路13以预定的时序把写入数据存入VRAM20中。每当对VRAM20写入访问时，VRAM20本身的消耗电流流动；因此，应预定好时序，从而尽可能多地把写入数据存入写入缓冲器15中，并减少对VRAM的访问次数。将在其他实施例中描述此时序的细节。

显示电路17对VRAM20进行周期性读取访问，以把显示数据传输到显示装置28；因此，显示电路17必须在除了此读取循环(以下，叫做显示循环)以外的时刻对VRAM20进行写入访问。在访问之间有冲突的情况下，利用VRAM控制电路18来进行时序控制。在一次显示循环中由显示电路17所读取的数据位数是显示装置28显示一个画面单元所需位数的多倍。显示电路17重复几次把一次显示循环中所读取的数据传输到显示装置28。因此，显示循环是显示每个画面单元的点循环的多倍。于是，即使在不以如此高的速度进行访问，也可把一般的存储器用作显示存储器。

按以下方式来执行把来自写入缓冲器15的写入数据存入VRAM20的过程。首先，访问控制电路13指令VRAM控制电路18以预定的时序把写入数据存入VRAM。然后，VRAM控制电路18根据写入缓冲器15的有效标志22的状态来确定是否对VRAM20的多位数据的特定部分或全部进行写入访问。在确定后，VRAM控制电路18在除了显示循环以外的时刻对VRAM20进行写入访问，然后把写入缓冲器15的写入数据存入VRAM20。在此处理结束时，VRAM控制电路18使所有的有效标志22返回无效状态，此外还允许把写入数据从预缓冲器12移到写入缓冲器15。

通过如此使用具有多位总线宽度的VRAM20，与CPU的访问次数相比，可以较少的VRAM访问次数把写入数据存入VRAM20中。于是，可减少VRAM20本身的电流消耗。

此外，写入缓冲器15所设置的地址缓冲器23的数目不必等于数据缓冲器21的数目，从而可减小电路规模。

在本发明的第二到第五实施例中，显示存储器控制设备11的电路结构与写入过程与第一实施例中所述的基本相同。对于第二到第五实施例，描述在写入缓冲器15的任一个有效标志22处于有效状态的情况下，把数据有效地写入VRAM20的时序。

图2示出依据本发明第二实施例的VRAM写入时序。在步骤a1，访问控制电路13决定写入缓冲器15的所有有效标志22是否都有效。在步骤a2，访问控制电路13指令VRAM控制电路18在写入缓冲器15处于满状态时第一次写入数据，然后把写入数据存储在VRAM20中。一般，软件不执行不经济的流程，从而可在同一坐标上进行两次或多次改写。于是，当写入缓冲器15变为处于满状态时，在来自CPU27的下一个写入数据中，改变写入缓冲器15的高位地址有较高的几率。因此，用于不需要再等待从写入缓冲器15到VRAM20的写入操作的时刻，所以可把数据立即写入VRAM20。

在步骤a2，当写入缓冲器15处于满状态时立即执行VRAM写入，在步骤a3，使有效标志22保持无效。这样做，在从CPU27的下一个写入访问中，即使有效写入数据被存储在预缓冲器12中，也可把写入数据立即传递到写入缓冲器15，从而可把写入数据立即写入预缓冲器12中，而与高位地址无关。

对步骤a1到步骤a3的重复处理进行时序控制，从而可获取写入数据而不必使CPU27维持等待。因此，这可用于加快安装有显示存储器控制电路11的整个系统的速度。

此外，通过执行此时序控制，可通过最少的VRAM访问次数把最多的CPU写入数据存入VRAM20。本实施例把CPU27的数据总线宽度定义为8位，并把VRAM20的一个地址数据宽度定义为128位。于是，可通过一次VRAM访问把最大等于16次CPU访问的数据作为写入数据存入VRAM20。因此，把对VRAM20的写入访问次数限制为最少，从而可减少VRAM本身的电流消耗。

图3示出依据本发明第三实施例的VRAM访问时序。在本第三实施例中，在写入数据被存储在预缓冲器12或写入缓冲器15中的状态下从CPU中读取VRAM数据的情况下，VRAM写入时序装置首先控制指令VRAM控制电路18以写入数据并把写入数据存入VRAM20的时序。

在步骤b1，进行等待，直到写入缓冲器15的任一个有效标志22有效或预缓冲器12的预有效标志25有效，即写入数据变为处于被存入写入缓冲器15或预缓冲器12的状态。在步骤b2，在CPU27对VRAM20进行读取访问的情况下，程序进到步骤b3。有可能此读取访问仍旧是对包含在写入缓冲器15中VRAM地址的写入数据或预缓冲器12的写入数据的读取指令。写入数据仍未被存储在VRAM20中；因此，不可能立即从VRAM20中读取写入数据。

根据电路结构，还可从预缓冲器12的预数据缓冲器24或写入缓冲器15的数据缓冲器21中直接读取数据。为了实现这个目的，还需要设置地址比较器电路和类似电路。这就增加了电路规模；因此，存在功耗增大的问题。

相应地，在本第三实施例中，在接收到来自CPU27的读取指令时，在步骤b3，访问控制电路13指令VRAM控制电路18把存储在预缓冲器12或写入缓冲器15中的写入数据立即存入VRAM20。此时，访问控制电路13立即把等待信号输出给CPU27，从而维持一段时间直到准备好读取数据。

在预缓冲器12的预有效标志25有效的状态下从CPU27对VRAM20执行读取访问的情况下，把预缓冲器12的写入数据传递到写入缓冲器15，其后，访问控制电路13指令VRAM控制电路18把写入缓冲器15的数据写入VRAM20的主体。

在步骤b4，当预缓冲器12的预有效标志25和写入缓冲器15的所有有效标志22一变为无效，访问控制电路13就立即指令VRAM控制电路18读取特定地址的VRAM数据。然后，结束VRAM控制电路18所控制的读取循环，其后，访问控制电路13把读取数据输出到CPU27并取消等待信号。把读取循环中从VRAM20读取的数据暂时存储在写入缓冲器15的数据缓冲器21中，其后把该数据传输到CPU27，每个数据位数相应于数据总线宽度。如下所述，不一定要把读取数据总是存储在数据缓冲器21中。

从以上描述可看出，在数据被存储在预缓冲器12和写入缓冲器15的状态下从CPU27执行读取的情况下，把写入数据立即存储在VRAM20中，可在最大程度上限制因读取指令所产生的等待时间而不增大电路规模。因此，这可应用于加快安装有显示存储器控制电路11的整个系统的速度。

此外，通过利用此控制方法，在必须把写入缓冲器15的写入数据立即写入VRAM20的情况下，即只有在想要立即显示写入数据时，才执行读取指令。这样对VRAM20进行写入时序控制，从而以软件控制有效地减少VRAM20本身的功耗。在此情况下，CPU27为时序控制的目的执行读取指令；因此，CPU忽略所读取的数据。因此，不必一直利用写入缓冲器15或类似装置在CPU27中读取VRAM20的数据。即，在系统根据所使用的VRAM20不需要读取数据的情况下，不必把读取数据返回CPU27。

图4示出依据本发明第四实施例的VRAM访问时序。在写入数据被存储在写入缓冲器15中的状态下，在把具有同一VRAM地址的写入数据从CPU27写入VRAM的情况下，通过把两个写入数据一起同步地写入VRAM20，可减少VRAM20的功耗。因此，如图2所示的第二实施例所述，最好在写入缓冲器15变为满状态后把写入数据写入VRAM20。

然而，即使在如上所述写入数据被存储在写入缓冲器15中的状态下，只要写入数据未被存储在VRAM20中，则在显示装置28上不反映出写入数据。于是，在此情况下，除非从CPU27进行写入和读取访问，否则不对VRAM20进行写入访问。因此，不反映出显示数据，从而引起显示的部分遗漏。

在本第四实施例中，为了解决所述问题，在步骤c1把写入数据存储在写入缓冲器15中的情况下，在步骤c2中经过预定的时间以后，访问控制电路13执行把写入数据从写入缓冲器15传递到VRAM20的处理。在步骤c4，使写入缓冲器15的有效标志22无效，程序返回步骤c1。

预先设定定时器19，使它计算预定的循环时间。如果当前时间不太短，则执行多余的VRAM访问。在本实施例中，为了通过CPU27使写入缓冲器15变满，CPU27需要16次总线循环。于是，预置循环时间应至少比16次总线循环长。在经过给定的时间后，访问控制电路13指令VRAM时序控制电路18把写入缓冲器15的写入数据写入VRAM20的主体。

这样，即使在写入数据被存储在写入缓冲器15中的状态下从CPU27不进行写入和读取访问的情况下，也可以给定的时序存储VRAM20中的写入数据。因此CPU27不需要给出只对VRAM20进行写入访问的指令，可从程序中删除多余的CPU27的读取和写入访问。因此，可简化软件控制。

图5示出依据本发明第五实施例的VRAM访问时序。在本第五实施例中，在步骤d1中，在写入缓冲器15的任一个有效标志22有效的状态下从CPU27对VRAM20进行写入访问的情况下，即在写入数据被存储在预缓冲器12中的情况下，在步骤d2，访问控制电路13利用高位地址比较器电路16在预地址缓冲器26的高位地址和高位地址缓冲器23的高位地址之间进行比较。在比较结果为高位地址相互一致的情况下，存储在预缓冲器12中的写入数据与已存在于写入缓冲器15中的写入数据的VRAM地址相同；因此，可在步骤d3把预缓冲器12的写入数据传递到写入缓冲器15。

然而，在预地址缓冲器26的高位地址与存储在高位地址缓冲器23中的高位地址之间的比较结果为高位地址相互不一致的情况下，不可以把写入数据传递到写入缓冲器15。在此情况下，在步骤d4，访问控制电路13把存储在写入缓冲器15中的写入数据立即传递到VRAM20，然后在步骤d5，指令VRAM控制电路18使所有的有效标志22无效。由此程序进到步骤d3，则可把预缓冲器12的写入数据传递到写入缓冲器15。

在步骤d3的处理后，在步骤d6，使预缓冲器12的预有效标志25无效，从而可写入新的写入数据，程序返回步骤d1。通过使用此控制方法，即使在软件以把写入数据不连续地写到VRAM地址的方式进行控制时，也可把对于VRAM20的写入访问次数限制到最小，从而可减少VRAM本身的功耗。

上述实施例可应用于具有任意组合的信息处理设备的显示装置。尤其是，本发明的这些实施例可有效地应用于降低功耗数量非常重要的所有便携式设备。

可以其他特殊显示来实施本发明而不背离本发明的精神或本质特征。因此，在所有的方面都把本实施例作为示意性的，而不是限制性的，本发明的范围由所附的权利要求书来表示而不是由以上的描述来表示，因此，试图把落在权利要求书的等价意义和范围内的所有变化包含在本发明的范围内。

Claims

1.一种显示存储器控制设备，用于把数据写入显示存储器(20)，所述显示存储器(20)具有多倍于与CPU(27)进行连接的数据线的数据线，其特征在于所述显示存储器控制设备包括：

能从CPU(27)把写入数据中的地址和数据存入显示存储器(20)的预缓冲器(12)，用于取得预缓冲器有效标志，该标志用作识别其中是否存储有地址和数据的信号；

能存储在数字上相应于显示存储器(20)的数据线的数据同时在多个区域之间分割数据的写入缓冲器(15)，用于取得多个有效标志，这些标志用作相应于构成多个区域的各个区域识别其中是否存储有有效数据的信号；

高位地址缓冲器(23)，用于在地址高位一侧存储预定位数的高位地址数据；

低位地址解码器(14)，用于在地址低位一侧解码预定位数的地址；

高位地址比较器电路(16)，用于在存储在高位地址缓冲器(23)中的高位地址数据和预缓冲器(12)地址中的高位地址之间进行比较；

访问控制电路(13)，用于控制对写入缓冲器(23)的写入操作；

显示控制电路(17)，用于周期性地从显示存储器(20)读取显示数据；以及

显示存储器控制电路(18)，用于通过相应于显示数据线数目的数据总线控制显示存储器(20)的读取和写入，

访问控制电路(13)查阅预缓冲器有效标志和几个有效标志，并把存储在预缓冲器(12)中的数据写入根据高位地址比较器电路(16)与低位地址解码器(14)的解码输出之间的比较结果所确定的写入缓冲区(15)，此外，还在已建立预定条件的情况下，控制显示存储器控制电路(18)，从而把存储在写入缓冲器(15)中的数据写入显示存储器(20)。

2.如权利要求1所述的显示存储器控制设备，其特征在于访问控制电路(13)控制显示存储器控制电路(18)，从而在写入缓冲器(15)的多个有效标志都表示存在有效数据的情况下把写入数据从写入缓冲器(15)写入显示存储器(20)。

3.如权利要求1或2所述的显示存储器控制设备，其特征在于访问控制电路(13)控制显示存储器控制电路(18)，从而在有效数据被存储在写入缓冲器(15)的状态下，在由CPU(27)对显示存储器(20)给出存储内容的读取指令的情况下，把存储在写入缓冲器(15)中的数据写入显示存储器(20)。

4.如权利要求1或2所述的显示存储器控制设备，其特征在于显示控制设备还包括定时器(19)，用于计算预定的循环时间，

访问控制电路(13)控制显示存储器控制电路(18)，从而在定时器(19)计算给定的时间时有效数据被存储在写入缓冲器(15)中的情况下，把存储在写入缓冲器(15)中的数据写入显示存储器(20)。

5.如权利要求1或2所述的显示存储器控制设备，其特征在于访问控制电路(13)控制显示存储器控制电路(18)，从而在写入缓冲器(15)的有效标志和预缓冲器(12)的预缓冲器有效标志都表示存在有效数据的状态下，在高位地址比较器电路(16)的比较结果为高位地址相互不一致的情况下，把存储在写入缓冲器(15)中的数据写入显示存储器(20)。