JPS59180735A - マイクロプロセツサのプログラム変更方式 - Google Patents
マイクロプロセツサのプログラム変更方式Info
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- JPS59180735A JPS59180735A JP58055728A JP5572883A JPS59180735A JP S59180735 A JPS59180735 A JP S59180735A JP 58055728 A JP58055728 A JP 58055728A JP 5572883 A JP5572883 A JP 5572883A JP S59180735 A JPS59180735 A JP S59180735A
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- JP
- Japan
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- program
- unit
- microprocessor
- common bus
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- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/409—Mechanical coupling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明はマイクロプロセッサ（以下ＭＰと略す）を複
数個使用したいわゆるマルチマイクロプロセッサ構成の
情報処理装置における各ＭＰのプログラムの変更、修正
をオンラインで速やかに行うだめの方式に関する。
数個使用したいわゆるマルチマイクロプロセッサ構成の
情報処理装置における各ＭＰのプログラムの変更、修正
をオンラインで速やかに行うだめの方式に関する。
すなわち各ＭＰのプログラムは通常、書き換え可能なリ
ード専用メモリであるＥＰＰＯＭ （以下ＦＲＯＭと略
す）に格納されているが、このＦＲＯＭの内容の変更、
修正に際しては一旦情報処理装置を停止させ前記ＦＲＯ
Ｍの装着されたカードユニットを引き抜き正常なＦＲＯ
Ｍと交換し再度起動するようにしている。
ード専用メモリであるＥＰＰＯＭ （以下ＦＲＯＭと略
す）に格納されているが、このＦＲＯＭの内容の変更、
修正に際しては一旦情報処理装置を停止させ前記ＦＲＯ
Ｍの装着されたカードユニットを引き抜き正常なＦＲＯ
Ｍと交換し再度起動するようにしている。
これらのＦＲＯＭの交換には手間と時間がかかるので極
めて簡単かつ短時間にプログラムの変更。
めて簡単かつ短時間にプログラムの変更。
修正が出来ることが望まれている。
第１図にマルチマイクロプロセッサで構成された従来の
情報処理装置のシステム構成例を示す。
情報処理装置のシステム構成例を示す。
１−０．１−１．・・・、１−に、・・・、１−Ｍ（た
だし１−１．１−には図では省略されている）はデ−夕
処理用のプロセッサユニット、２は共通メモリユニット
、３は共通バス、４−０．４−１．・・・。
だし１−１．１−には図では省略されている）はデ−夕
処理用のプロセッサユニット、２は共通メモリユニット
、３は共通バス、４−０．４−１．・・・。
４−Ｎは入出力制御や伝送制御を行う外部機器制御ユニ
ット、５−０．５−１．・・・、５−Ｎは入出力機器で
ある。またプロセッサユニット１−０゜・・・、１−Ｍ
において、１１はＭＰ、１２はＲ，ＯＭ、１３はＲＡＭ
、１４は共通バスアクセス部であり、外部機器制御ユニ
ツ）４−０ 、４−１ 、・・・、４−Ｎにおいて４１
はＭＰ、４２はＲＯＭ、４３はＲＡＭ、４４は共通バス
アクセス部、４５は外部機器インタフェース部である。
ット、５−０．５−１．・・・、５−Ｎは入出力機器で
ある。またプロセッサユニット１−０゜・・・、１−Ｍ
において、１１はＭＰ、１２はＲ，ＯＭ、１３はＲＡＭ
、１４は共通バスアクセス部であり、外部機器制御ユニ
ツ）４−０ 、４−１ 、・・・、４−Ｎにおいて４１
はＭＰ、４２はＲＯＭ、４３はＲＡＭ、４４は共通バス
アクセス部、４５は外部機器インタフェース部である。
なお前記ＲＯＭ１２゜４２には通常前述のＦＲＯＭが用
いられる。
いられる。
前記ＲＯＭＩ ２．４２に変更、修正の必要が発生した
時従来は当該のプロセッサユニット１−０゜・・・、１
−Ｍまたは外部機器制御ユニツ）４−０゜・・・、４−
Ｎを引き抜いて修正法のＲＯＭと交換し再度それらのユ
ニットを装着し、再起動をかけているので、尚該ユニッ
トさらには、装置全体のダウンタイムが数分〜数１０分
もかかつていた。
時従来は当該のプロセッサユニット１−０゜・・・、１
−Ｍまたは外部機器制御ユニツ）４−０゜・・・、４−
Ｎを引き抜いて修正法のＲＯＭと交換し再度それらのユ
ニットを装着し、再起動をかけているので、尚該ユニッ
トさらには、装置全体のダウンタイムが数分〜数１０分
もかかつていた。
このダウンタイムを短縮する方法としてＲＯＭ１２．４
２にプログラムを格納しないで、例えば外部の入出力機
器５−０としてディスク装置を接続し、このディスク装
置の中にプロセッサユニツ）１−０．・・・、１−Ｍお
よび外部機器制御ユニツ）４−０ 、・・・、４−Ｎ用
のプログラムを格納しておき、前記ディスク装置から外
部機器制御ユニット４−０および共通メモリユニット２
を介してプロセッサユニット１−０．・・・、１−Ｍお
よび外部機器制御ユニツ）４−１．・・・、 ４−Ｎ（
７）ＲＡＭ１３．４３にプログラムをローディングする
方法が考えられるが、この場合共通メモリユニット２の
中にローディング用の大容量のメモリ領域が必要である
ので不経済であること。さらに各ユニットへのプログラ
ムのローディングは外部機器制御ユニット４−０より共
通メモリユニット２へのデータ転送、外部機器制御ユニ
ット４−０とプロセッサユニット１−０．・・・、１−
Ｍおよび他の外部機器制御ユニツ）４−１．・・・、４
−Ｎとの通信、共通メモリユニット２からプロセッサユ
ニット１−０．・・・、１−Ｍおよび外部機器制御ユニ
ット４−１．・・・、４−Ｎへのデータ転送で行われる
ので構成が複雑であり時間がかかる。さらに事前に入出
力機器５−０であるディスク装置のプログラム内容を修
正したい場合、該ディスク装置に附属のコンソール装置
等を介して、この情報処理装置そのものを使用して行な
う必要があるので手順が複、雑でミスオペレートにより
システム動作を中断する可能性が大きい等の欠点がある
。さらに別の方法として特開昭５７−８８６２号に示さ
れるようにＲＯＭを２組用意しＲ，ＯＭの修正読取シに
際しては、もう一方のＲＯＭを使用してダウンタイムな
しでプログラム修正できる方法があるが、この方法では
各プロセッサユニット毎にＲＯＭカードユニットを、動
作用と修正用の２組を必要とするのでマルチプロセッサ
方式の場合は特に高価となる欠点がある。
２にプログラムを格納しないで、例えば外部の入出力機
器５−０としてディスク装置を接続し、このディスク装
置の中にプロセッサユニツ）１−０．・・・、１−Ｍお
よび外部機器制御ユニツ）４−０ 、・・・、４−Ｎ用
のプログラムを格納しておき、前記ディスク装置から外
部機器制御ユニット４−０および共通メモリユニット２
を介してプロセッサユニット１−０．・・・、１−Ｍお
よび外部機器制御ユニツ）４−１．・・・、 ４−Ｎ（
７）ＲＡＭ１３．４３にプログラムをローディングする
方法が考えられるが、この場合共通メモリユニット２の
中にローディング用の大容量のメモリ領域が必要である
ので不経済であること。さらに各ユニットへのプログラ
ムのローディングは外部機器制御ユニット４−０より共
通メモリユニット２へのデータ転送、外部機器制御ユニ
ット４−０とプロセッサユニット１−０．・・・、１−
Ｍおよび他の外部機器制御ユニツ）４−１．・・・、４
−Ｎとの通信、共通メモリユニット２からプロセッサユ
ニット１−０．・・・、１−Ｍおよび外部機器制御ユニ
ット４−１．・・・、４−Ｎへのデータ転送で行われる
ので構成が複雑であり時間がかかる。さらに事前に入出
力機器５−０であるディスク装置のプログラム内容を修
正したい場合、該ディスク装置に附属のコンソール装置
等を介して、この情報処理装置そのものを使用して行な
う必要があるので手順が複、雑でミスオペレートにより
システム動作を中断する可能性が大きい等の欠点がある
。さらに別の方法として特開昭５７−８８６２号に示さ
れるようにＲＯＭを２組用意しＲ，ＯＭの修正読取シに
際しては、もう一方のＲＯＭを使用してダウンタイムな
しでプログラム修正できる方法があるが、この方法では
各プロセッサユニット毎にＲＯＭカードユニットを、動
作用と修正用の２組を必要とするのでマルチプロセッサ
方式の場合は特に高価となる欠点がある。
この発明は上述の欠点を除去して構成が簡単で低価格で
プログラムの変更が容易に実現可能々マＡ／ ｆ −ｒ
イクロプロセツサシステムを提供すること ５− を目的とする。
プログラムの変更が容易に実現可能々マＡ／ ｆ −ｒ
イクロプロセツサシステムを提供すること ５− を目的とする。
この発明の要点はマルチマイクロプロセッサシステムに
おいて各プロセッサユニットとは別に、オンラインで着
脱可能なＦＲＯＭを有するＦＲＯＭユニットを共通バス
に接続し、各プロセッサユニットの実行プログラムは各
プロセッサユニットのＲＡＭに上記ＦＲＯＭユニットか
らローディングするように構成した点にある。
おいて各プロセッサユニットとは別に、オンラインで着
脱可能なＦＲＯＭを有するＦＲＯＭユニットを共通バス
に接続し、各プロセッサユニットの実行プログラムは各
プロセッサユニットのＲＡＭに上記ＦＲＯＭユニットか
らローディングするように構成した点にある。
第２図に本発明の実施例を示す。第２図の第１図と異な
る部分はプログラム格納用のＦＲＯＭユニット６でここ
には全プロセッサユニット用のプログラムが収納されて
いる。なお第１図以下の各図において同一符号は同一ま
たは相当部分を示す。第２図において各プロセッサユニ
ット１−０．・・・。
る部分はプログラム格納用のＦＲＯＭユニット６でここ
には全プロセッサユニット用のプログラムが収納されて
いる。なお第１図以下の各図において同一符号は同一ま
たは相当部分を示す。第２図において各プロセッサユニ
ット１−０．・・・。
１−Ｍの動作を説明する。図示していないシステム起動
ボタンを押すと共通バス３を介して起動信号が各ＭＰＩ
Ｉに伝達される。各ＭＰＩＩは、この起動信号により各
ＲＯＭ１２にあらかじめ格納さ ６ − れている、プログラムローディングのための核となるプ
ログラムすなわちプートストラッププログラムに従って
、ＰＲＯＭユニット６内の各ＭＰＩＩに対応する領域か
ら、共通バス３と各共通バスアクセス部１４内のメモリ
ブロック転送機能部（図示せず）を介し、データとして
の各実行プログラムを順次高速に各ＲＡＭ１３に格納し
てゆく。
ボタンを押すと共通バス３を介して起動信号が各ＭＰＩ
Ｉに伝達される。各ＭＰＩＩは、この起動信号により各
ＲＯＭ１２にあらかじめ格納さ ６ − れている、プログラムローディングのための核となるプ
ログラムすなわちプートストラッププログラムに従って
、ＰＲＯＭユニット６内の各ＭＰＩＩに対応する領域か
ら、共通バス３と各共通バスアクセス部１４内のメモリ
ブロック転送機能部（図示せず）を介し、データとして
の各実行プログラムを順次高速に各ＲＡＭ１３に格納し
てゆく。
前記ブートストラッププログラムのフローチャート例お
よびＰＲＯＭユニット６内のメモリ配置例をそれぞれ第
３図、第４図に示す。す々わち第３図においてステップ
Ｓ１が各プロセッサ１１は自己のプロセッサユニツ）１
−に内の設定板等から自己のプロセッサ番号Ｋを読込み
、ステップＳ２でＰＲ，０Ｍユニット６から第４図に示
す２に番地および２に＋１番地のデータすなわち自己の
実行すべきプログラムＰｋが格納されている格納光先頭
番地Ａｋおよびプログラム容量（以後転送語数と呼ぶ）
Ｌｋを読み出す。次にステップＳ３において共通パスア
クセス部１４内にある前述のメモリブロック転送機能部
に前記格納光先頭番地Ａｋ、転送語数Ｌｋ 、および自
己のプロセッサユニット１−に内のＲＡＭ１３における
前記プログラムの転送先先頭番地をセットし、ステップ
Ｓ４において前記ブロック転送機能部を起動しプログラ
ムＰｋの転送を開始する。ステップＳ５では前記ＲＡＭ
１３へのプログラムＰｋの格納が終り、さらに他の全て
のＭＰＩＩがプログラムのローディングを完了するまで
の若干の余裕待ち時間Ｔの後まで待ち、ステップＳ６で
プログラム内の実行開始番地である前記ＲＡＭ１３内の
所定番地へ分岐してプログラムの実行を開始する。
よびＰＲＯＭユニット６内のメモリ配置例をそれぞれ第
３図、第４図に示す。す々わち第３図においてステップ
Ｓ１が各プロセッサ１１は自己のプロセッサユニツ）１
−に内の設定板等から自己のプロセッサ番号Ｋを読込み
、ステップＳ２でＰＲ，０Ｍユニット６から第４図に示
す２に番地および２に＋１番地のデータすなわち自己の
実行すべきプログラムＰｋが格納されている格納光先頭
番地Ａｋおよびプログラム容量（以後転送語数と呼ぶ）
Ｌｋを読み出す。次にステップＳ３において共通パスア
クセス部１４内にある前述のメモリブロック転送機能部
に前記格納光先頭番地Ａｋ、転送語数Ｌｋ 、および自
己のプロセッサユニット１−に内のＲＡＭ１３における
前記プログラムの転送先先頭番地をセットし、ステップ
Ｓ４において前記ブロック転送機能部を起動しプログラ
ムＰｋの転送を開始する。ステップＳ５では前記ＲＡＭ
１３へのプログラムＰｋの格納が終り、さらに他の全て
のＭＰＩＩがプログラムのローディングを完了するまで
の若干の余裕待ち時間Ｔの後まで待ち、ステップＳ６で
プログラム内の実行開始番地である前記ＲＡＭ１３内の
所定番地へ分岐してプログラムの実行を開始する。
なお第４図において索引領域ＩＤにはプロセッサ番号０
，１．・・・ｌ Ｋ ｌ・・・９Ｍに対応する偶数番地
０，２．・・・、２に、・・・、２Ｍに前記格納光先頭
番地Ａ。、Ａ７．・・・、Ａｘ、・・・、ＡＭが、また
奇数番地１，３．・・・、２に＋１．・・・、２Ｍ＋１
に前記転送語数り。、Ｌｌ、・・・、ＬＫ、・・・ＬＭ
が格納されており、プログラム領域Ｐには前記格納光先
頭番地Ａｏ、Ａ、 、・・・、ＡＫ、・・・、ＡＭから
始まるそれぞれ転送語数り。、Ｌｌ、・・・、Ｌｘ、・
・・、ＬＭの各実行用のプログラムＰ。、Ｐ７．・・・
、ＰＫ、・・・、ＰＭが格納されている。
，１．・・・ｌ Ｋ ｌ・・・９Ｍに対応する偶数番地
０，２．・・・、２に、・・・、２Ｍに前記格納光先頭
番地Ａ。、Ａ７．・・・、Ａｘ、・・・、ＡＭが、また
奇数番地１，３．・・・、２に＋１．・・・、２Ｍ＋１
に前記転送語数り。、Ｌｌ、・・・、ＬＫ、・・・ＬＭ
が格納されており、プログラム領域Ｐには前記格納光先
頭番地Ａｏ、Ａ、 、・・・、ＡＫ、・・・、ＡＭから
始まるそれぞれ転送語数り。、Ｌｌ、・・・、Ｌｘ、・
・・、ＬＭの各実行用のプログラムＰ。、Ｐ７．・・・
、ＰＫ、・・・、ＰＭが格納されている。
次にＰＲＯＭユニット６の物理的構成を説明する。
第５図はＰＲ，０Ｍユニット６の構成例を示す。すなわ
ち各ＭＰＩＩのプログラムを格納するＦＲＯＭ６Ａはカ
ード６Ｂ上でソケット６Ｃに装着され着脱可能な構造と
なっている。また６Ｄは前述のメモリブロック転送のた
めのインターフェイス回路、および後述のプログラム変
更手順の項で説明する活線挿脱用回路、すなわち各ＭＰ
ＩＩの動作中にＰＲＯＭユニット６をシェルフから着脱
可能とする回路、などの附属回路を構成するＩＣ回路で
ある。
ち各ＭＰＩＩのプログラムを格納するＦＲＯＭ６Ａはカ
ード６Ｂ上でソケット６Ｃに装着され着脱可能な構造と
なっている。また６Ｄは前述のメモリブロック転送のた
めのインターフェイス回路、および後述のプログラム変
更手順の項で説明する活線挿脱用回路、すなわち各ＭＰ
ＩＩの動作中にＰＲＯＭユニット６をシェルフから着脱
可能とする回路、などの附属回路を構成するＩＣ回路で
ある。
第６ ［１ｉＨ−ｉ： ＰＲＯＭユニット６のシェルフ
への実装例ヲ示すものでプロセッサユニ７）１−０．１
−１．１−２および外部機器制御ユニツ）４−０ 。
への実装例ヲ示すものでプロセッサユニ７）１−０．１
−１．１−２および外部機器制御ユニツ）４−０ 。
４−１．４−２等と同様にシェルフに実装されている。
ＰＲＯＭユニット６を複数枚実装した例を書いているの
は全体のプログラム容量が大きい時に１枚のカードでは
間に合わない場合等を考えたものである。
は全体のプログラム容量が大きい時に１枚のカードでは
間に合わない場合等を考えたものである。
９−
次にプログラム変更手順を説明する。複数のＭＰｌｌの
プログラムに変更、修正の必要が発生したときは、変更
、修正済のＦＲＯＭ６Ａを一式用意してまず一つの交換
方法としてはＰＲＯＭユニット６をオンラインでシェル
フから引き抜く、オンラインでの活線挿脱方式は特公昭
５６−１１３２９号に従うとシステムに擾乱を与えるこ
となく実現可能である。そして当該の従来のＦＲＯＭ６
Ａをソケツ）６Ｃから取りはずし変更、修正済のものを
挿着する。その後前述の活線挿脱方式に従ってオンライ
ンでＰＲＯＭユニット６を挿着する。ＰＲＯＭユニット
６の挿着が終了した後図示してないシステム起動ボタン
を押すと前述のように各ＭＰＩＩのプログラムは最新の
物に入れ替わることになる。
プログラムに変更、修正の必要が発生したときは、変更
、修正済のＦＲＯＭ６Ａを一式用意してまず一つの交換
方法としてはＰＲＯＭユニット６をオンラインでシェル
フから引き抜く、オンラインでの活線挿脱方式は特公昭
５６−１１３２９号に従うとシステムに擾乱を与えるこ
となく実現可能である。そして当該の従来のＦＲＯＭ６
Ａをソケツ）６Ｃから取りはずし変更、修正済のものを
挿着する。その後前述の活線挿脱方式に従ってオンライ
ンでＰＲＯＭユニット６を挿着する。ＰＲＯＭユニット
６の挿着が終了した後図示してないシステム起動ボタン
を押すと前述のように各ＭＰＩＩのプログラムは最新の
物に入れ替わることになる。
第７図は第６図の変形の交換方法を示すものでＰＲＯＭ
ユニット６０を直接シェルフユニット内ニは実装しない
で、常に使用され比較的スペース的に余裕のあるユニッ
ト例えば共通メモリユニット２内の余裕スペースを利用
し、その前面２人からコネクタ２Ｂを両端に持つケーブ
ル２Ｃ経由で−１０＝ ＦＲＯＭユニット６０を共通バスに接続可能としたもの
で、この構成ではＦＲＯＭ６Ａの交換に際してＦＲＯＭ
ユニット６０をシェルフから挿脱しないで直接ＦＲＯＭ
６Ａを交換できる利点がある。
ユニット６０を直接シェルフユニット内ニは実装しない
で、常に使用され比較的スペース的に余裕のあるユニッ
ト例えば共通メモリユニット２内の余裕スペースを利用
し、その前面２人からコネクタ２Ｂを両端に持つケーブ
ル２Ｃ経由で−１０＝ ＦＲＯＭユニット６０を共通バスに接続可能としたもの
で、この構成ではＦＲＯＭ６Ａの交換に際してＦＲＯＭ
ユニット６０をシェルフから挿脱しないで直接ＦＲＯＭ
６Ａを交換できる利点がある。
以上の説明では外部機□器制御ユニッ）４−０゜・・・
、４−Ｎのプログラムの変更や修正には触れていないが
、本発明によれば必要に応じてプロセッサユニット１−
０．・・・、１−Ｍと同様にＲＡＭ４３に当該のＭＰ４
１の実行プログラムの一部またけ全てを格納のうえ実行
させるようにすることも可能である。
、４−Ｎのプログラムの変更や修正には触れていないが
、本発明によれば必要に応じてプロセッサユニット１−
０．・・・、１−Ｍと同様にＲＡＭ４３に当該のＭＰ４
１の実行プログラムの一部またけ全てを格納のうえ実行
させるようにすることも可能である。
また前述の各実施例においてマイクロプロセッサ１１．
４１が１つの構成の場合であっても本発明が有効である
ことには変りがない。
４１が１つの構成の場合であっても本発明が有効である
ことには変りがない。
〔発明の効果］
この発明によればマルチマイクロプロセッサシステムに
おいて各プロセッサユニットには少なくともブートスト
ラッププログラムとＲ，ＡＭと共通バスアクセス部を有
し、さらに各プロセッサユニットとは別の着脱可能なＦ
ＲＯＭを有するＦＲＯＭユニットを共通バスに接続して
システム構成時およヒフログラム変更、修正時、各マイ
クロプロセッサはブートストラッププログラムによりＦ
ＲＯＭユニットからデータとしての自己の実行すべきプ
ログラムを読み出しこれを自分のＲＡＭに格納するよう
に構成したので極めて簡単な構成でプログラムの変更、
修正ができるようになった。システムのダウンタイムは
、ＦＲＯＭの交換作業時間を含む必要がなく（プログラ
ムローディング時間）＋（前述の余裕待ち時間Ｔ）だけ
であるので数秒以下という早いスピードでプログラムの
変更、修正ができる。価格的には各プロセッサユニット
で大部分のＲ，ＯＭの代わりにＲＡＭを使用することに
なるが、これはＲＡＭの方が安いので経済的である。し
かし別にＦＲＯＭユニットが必要となるので、この分は
コストアップになるがマルチマイクロプロセッサである
ので各マイクロプロセッサあたりで考えると価格のアッ
プはわずかでありディスク等に比較すると非常に経済的
である。
おいて各プロセッサユニットには少なくともブートスト
ラッププログラムとＲ，ＡＭと共通バスアクセス部を有
し、さらに各プロセッサユニットとは別の着脱可能なＦ
ＲＯＭを有するＦＲＯＭユニットを共通バスに接続して
システム構成時およヒフログラム変更、修正時、各マイ
クロプロセッサはブートストラッププログラムによりＦ
ＲＯＭユニットからデータとしての自己の実行すべきプ
ログラムを読み出しこれを自分のＲＡＭに格納するよう
に構成したので極めて簡単な構成でプログラムの変更、
修正ができるようになった。システムのダウンタイムは
、ＦＲＯＭの交換作業時間を含む必要がなく（プログラ
ムローディング時間）＋（前述の余裕待ち時間Ｔ）だけ
であるので数秒以下という早いスピードでプログラムの
変更、修正ができる。価格的には各プロセッサユニット
で大部分のＲ，ＯＭの代わりにＲＡＭを使用することに
なるが、これはＲＡＭの方が安いので経済的である。し
かし別にＦＲＯＭユニットが必要となるので、この分は
コストアップになるがマルチマイクロプロセッサである
ので各マイクロプロセッサあたりで考えると価格のアッ
プはわずかでありディスク等に比較すると非常に経済的
である。
以上詳述したように本発明に従えばマルチマイクロプロ
セッサシステムのプログラムの変更、修正が簡単な構成
で、かつ低価格で極めて容易に実現できその工業的価値
は極めて高い。
セッサシステムのプログラムの変更、修正が簡単な構成
で、かつ低価格で極めて容易に実現できその工業的価値
は極めて高い。
この発明はいままで説明したマルチマイクロプロセッサ
システム以外にマルチマイクロプロセッサで構成された
伝送装置を複数個ループ状もしくは直線上に結合した伝
送システムの伝送装置の制御ロジックの修正、変更等に
も広く用いることができる。
システム以外にマルチマイクロプロセッサで構成された
伝送装置を複数個ループ状もしくは直線上に結合した伝
送システムの伝送装置の制御ロジックの修正、変更等に
も広く用いることができる。
第１図は従来のマルチプロセッサ構成の情報処理装置に
おけるシステム構成図、第２図は同じく本発明の実施例
を示すシステム構成図、第３図は本発明におけるブート
ストラッププログラムのフローチャートの例を示す図、
第４図は本発明におけるＦＲＯＭユニット内のメモリ配
置例を示す図、第５図は同じ（ＦＲＯＭユニットの構造
例を示す図。 第６図は同じ（ＦＲＯＭユニットのシェルフへの実装例
を示す図であり、第７図は同じく他の実装例を示す図で
ある。 １３− 符号説明 ］、 −０、〜１−Ｍ・・・プロセッサユニット、３・
・・共通バス、４−０ 、４−１、〜４−Ｎ・・・外部
機器制御ユニット、６・・・ＰＲＯＭユニッ）、１１．
４１・・・マイクロプロセッサ（ＭＰ）、１２．４２・
・・ＲＯＭ。 １３．４３・・・ＲＡＭ、１４．４４・・・共通バスア
クセス部。 １４− 第５図 牙６図
おけるシステム構成図、第２図は同じく本発明の実施例
を示すシステム構成図、第３図は本発明におけるブート
ストラッププログラムのフローチャートの例を示す図、
第４図は本発明におけるＦＲＯＭユニット内のメモリ配
置例を示す図、第５図は同じ（ＦＲＯＭユニットの構造
例を示す図。 第６図は同じ（ＦＲＯＭユニットのシェルフへの実装例
を示す図であり、第７図は同じく他の実装例を示す図で
ある。 １３− 符号説明 ］、 −０、〜１−Ｍ・・・プロセッサユニット、３・
・・共通バス、４−０ 、４−１、〜４−Ｎ・・・外部
機器制御ユニット、６・・・ＰＲＯＭユニッ）、１１．
４１・・・マイクロプロセッサ（ＭＰ）、１２．４２・
・・ＲＯＭ。 １３．４３・・・ＲＡＭ、１４．４４・・・共通バスア
クセス部。 １４− 第５図 牙６図
Claims (1)
- 共通バスアクセス部を介して共通バスに接続されＲ，Ａ
Ｍおよび少くともプートストラッププログラムを記憶す
るＲＯＭを有する１にいし複数のマイクロプロセッサと
、該マイクロプロセッサの実行プログラムを記憶する書
き換え可能な不揮発性メモリを含む、前記マイクロプロ
セッサの動作状態において前記共通バスに着脱可能々、
記憶手段とを備え、前記マイクロプロセッサは前記記憶
手段から、前記共通バスおよび共通バスアクセス部を介
し、前記Ｒ，ＡＭへ前記ブートストラッププログラムに
より前記実行プログラムを転送のうえ前記実行プログラ
ムに従う処理を実行するように構成したことを特徴とす
るマイクロプロセッサのプログラム変更方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055728A JPS59180735A (ja) | 1983-03-31 | 1983-03-31 | マイクロプロセツサのプログラム変更方式 |
| DE19843411105 DE3411105A1 (de) | 1983-03-31 | 1984-03-26 | Mehrprozessorsystem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055728A JPS59180735A (ja) | 1983-03-31 | 1983-03-31 | マイクロプロセツサのプログラム変更方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59180735A true JPS59180735A (ja) | 1984-10-13 |
Family
ID=13006911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58055728A Pending JPS59180735A (ja) | 1983-03-31 | 1983-03-31 | マイクロプロセツサのプログラム変更方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS59180735A (ja) |
| DE (1) | DE3411105A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3609170C1 (de) * | 1986-03-19 | 1987-10-08 | Chemie Filter Gmbh Verfahren | Elektronisches Geraet mit aufeinandergestapelten Hauptmodulen |
| DE59005468D1 (de) * | 1989-03-21 | 1994-05-26 | Siemens Nixdorf Inf Syst | Multiprozessorsystem. |
| EP0424657B1 (de) * | 1989-09-29 | 1999-03-17 | Siemens Aktiengesellschaft | Elektronische Einrichtung mit einer Mehrzahl von Mikroprozessoranordnungen |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5317046A (en) * | 1976-07-30 | 1978-02-16 | Casio Comput Co Ltd | Program writing system |
| JPS5532192A (en) * | 1978-08-29 | 1980-03-06 | Nec Corp | Information processing device |
| JPS5729123A (en) * | 1980-07-29 | 1982-02-17 | Densei:Kk | One-chip microcomputer |
| JPS57176456A (en) * | 1981-04-22 | 1982-10-29 | Fanuc Ltd | Data processing system |
-
1983
- 1983-03-31 JP JP58055728A patent/JPS59180735A/ja active Pending
-
1984
- 1984-03-26 DE DE19843411105 patent/DE3411105A1/de not_active Withdrawn
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5317046A (en) * | 1976-07-30 | 1978-02-16 | Casio Comput Co Ltd | Program writing system |
| JPS5532192A (en) * | 1978-08-29 | 1980-03-06 | Nec Corp | Information processing device |
| JPS5729123A (en) * | 1980-07-29 | 1982-02-17 | Densei:Kk | One-chip microcomputer |
| JPS57176456A (en) * | 1981-04-22 | 1982-10-29 | Fanuc Ltd | Data processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3411105A1 (de) | 1984-10-04 |
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