JPS58220217A - 誤り訂正装置 - Google Patents
誤り訂正装置Info
- Publication number
- JPS58220217A JPS58220217A JP10426082A JP10426082A JPS58220217A JP S58220217 A JPS58220217 A JP S58220217A JP 10426082 A JP10426082 A JP 10426082A JP 10426082 A JP10426082 A JP 10426082A JP S58220217 A JPS58220217 A JP S58220217A
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- JP
- Japan
- Prior art keywords
- circuit
- data
- address
- control circuit
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1866—Error detection or correction; Testing, e.g. of drop-outs by interleaving
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル信号の復号化のだめの誤り訂正装置
に関するものであシ、その目的とするところは高い訂正
能力を有する誤り訂正装置を提供することにある。
に関するものであシ、その目的とするところは高い訂正
能力を有する誤り訂正装置を提供することにある。
３ページ
一般に、ディジタル記録再生装置はディジタル信号をア
ナログ信号に復号化する場合の異音、ノイズ等の問題を
解決するため、誤り訂正装置を備えている。第１図に従
来の誤り訂正装置を示す０第１図において、１ａないし
１ｄは入力端子、又は上記入力端子１ａないし１ｄに加
えた入力信号を半加算する加算器、３ないしらはそれぞ
れ異なる段数より構成されたシフトレジスタ、６は上記
シフトレジスタ３ないし５からの出力を半加算する加算
器、７ａおよび７ｂは出力端子である。
ナログ信号に復号化する場合の異音、ノイズ等の問題を
解決するため、誤り訂正装置を備えている。第１図に従
来の誤り訂正装置を示す０第１図において、１ａないし
１ｄは入力端子、又は上記入力端子１ａないし１ｄに加
えた入力信号を半加算する加算器、３ないしらはそれぞ
れ異なる段数より構成されたシフトレジスタ、６は上記
シフトレジスタ３ないし５からの出力を半加算する加算
器、７ａおよび７ｂは出力端子である。
このような構成において、いま、サンプリング周波数ｆ
で量子化された時系列音響信号ワード化。
で量子化された時系列音響信号ワード化。
Ｄｌ、Ｄ２．・・・・・・に対し、第２図の次の２つの
系列Ａ。
系列Ａ。
Ｐ＝Ｄ＋Ｄ ・・・・・・系列Ａ０ ０
１ Ｑ −Ｄ４＋Ｄ３＋Ｐ０・・・・・・系列Ｂのような関
係で生成された記録信号を再生して得たＰｏ′、Ｄ３′
、Ｄ４′、Ｑｄ を入力端子１ａ〜１ｄのそれぞれに
加えるとする。ここで、もしＤ３′が誤っていた場合Ｄ
３−Ｐ６＋Ｄ４′＋０３′の演算を半加算器２によ−〕
て実行し、同様にして別系列の演算、例えばＤｄが誤っ
ていた場合り。−Ｄ１′＋Ｐｏ′ 等を半加算器６で行
ない、出力端子７ａ 、７ｂに再生出力を得ている。し
かしながら、今、Ｐｏ′もさらに誤っていた場合、Ｄｄ
も誤っているため半加算によってはＰ。、Ｄ３は訂正で
きず、さらにＰｄが誤っているため、Ｄｄも半加算によ
っては訂正できない。ところで、上述した演算処理に先
立ってＤ３をＤ３＝Ｐ１′＋Ｄ２′のＡ系列で訂正して
おけば、ｏ ａ ４ ＋ Ｑｓ によって訂正し
、さらにり。−Ｄ１′＋Ｐｏ によってすべて訂正でき
るが、この場合には復号器を直列に多数接続しなければ
ならず、回路構成上盛ずしもよい方策とは云えない。
１ Ｑ −Ｄ４＋Ｄ３＋Ｐ０・・・・・・系列Ｂのような関
係で生成された記録信号を再生して得たＰｏ′、Ｄ３′
、Ｄ４′、Ｑｄ を入力端子１ａ〜１ｄのそれぞれに
加えるとする。ここで、もしＤ３′が誤っていた場合Ｄ
３−Ｐ６＋Ｄ４′＋０３′の演算を半加算器２によ−〕
て実行し、同様にして別系列の演算、例えばＤｄが誤っ
ていた場合り。−Ｄ１′＋Ｐｏ′ 等を半加算器６で行
ない、出力端子７ａ 、７ｂに再生出力を得ている。し
かしながら、今、Ｐｏ′もさらに誤っていた場合、Ｄｄ
も誤っているため半加算によってはＰ。、Ｄ３は訂正で
きず、さらにＰｄが誤っているため、Ｄｄも半加算によ
っては訂正できない。ところで、上述した演算処理に先
立ってＤ３をＤ３＝Ｐ１′＋Ｄ２′のＡ系列で訂正して
おけば、ｏ ａ ４ ＋ Ｑｓ によって訂正し
、さらにり。−Ｄ１′＋Ｐｏ によってすべて訂正でき
るが、この場合には復号器を直列に多数接続しなければ
ならず、回路構成上盛ずしもよい方策とは云えない。
本発明はこのような従来の欠点を解消するものであシ、
データ処理アドレス発生回路において少なくとも２種以
上の独立したインターリーブ系列を発生させ、その各々
の系列を演算回路および順序制御回路の制御下で交互に
あらかじめ各々の系列に従って誤り検出訂正語を付加し
た入力データを処理し、前記順序制御回路が時間信号発
生回路６ページ の時間信号の要求があるまで前記の２系列の処理をくり
返し行なうように構成したものである。
データ処理アドレス発生回路において少なくとも２種以
上の独立したインターリーブ系列を発生させ、その各々
の系列を演算回路および順序制御回路の制御下で交互に
あらかじめ各々の系列に従って誤り検出訂正語を付加し
た入力データを処理し、前記順序制御回路が時間信号発
生回路６ページ の時間信号の要求があるまで前記の２系列の処理をくり
返し行なうように構成したものである。
以下、本発明について実施例の図面と共に説明する。第
３図は本発明の一実施例を示しており、第３図において
、磁気記録媒体等より再生された変調信号は入力端子１
１に加えられ、復調回路１２によってＮＲＺデータに復
調され、ＣＲＣ検査および同期抽出回路１７によって誤
りの発生しているワードに誤りポインターを付加し、同
時に同期信号を検出して入力データアドレス発生回路と
してのアドレスカウンタ１５を動作させて、メモリ２２
あるいは２３にデータを書き込む。このメモＩＪ２２，
２３の入出力は、磁気記録媒体の速度制看ヲ行なってい
る時間信号発生回路２１および順序制御回路１９によっ
てスイッチされるセレクター回路１４と接続されており
、時間信号発生回路２１によって制御される順序制御回
路１９によって半加算等の演算に対する指示を与えられ
た演算回路１８によってセレクター１４を介して訂正処
理を行なう。
３図は本発明の一実施例を示しており、第３図において
、磁気記録媒体等より再生された変調信号は入力端子１
１に加えられ、復調回路１２によってＮＲＺデータに復
調され、ＣＲＣ検査および同期抽出回路１７によって誤
りの発生しているワードに誤りポインターを付加し、同
時に同期信号を検出して入力データアドレス発生回路と
してのアドレスカウンタ１５を動作させて、メモリ２２
あるいは２３にデータを書き込む。このメモＩＪ２２，
２３の入出力は、磁気記録媒体の速度制看ヲ行なってい
る時間信号発生回路２１および順序制御回路１９によっ
てスイッチされるセレクター回路１４と接続されており
、時間信号発生回路２１によって制御される順序制御回
路１９によって半加算等の演算に対する指示を与えられ
た演算回路１８によってセレクター１４を介して訂正処
理を行なう。
６ページ
この時データアドレス発生回路１６はＲＯＭ であり、
２つのインターリーブで系列が第４図のメモリーマツプ
に従って記憶されており、それらの系列が次々に順序制
御回路１９によって読み出され、その系列によってメモ
リ２２．２３．２４のうち１つをアドレッシングする。
２つのインターリーブで系列が第４図のメモリーマツプ
に従って記憶されており、それらの系列が次々に順序制
御回路１９によって読み出され、その系列によってメモ
リ２２．２３．２４のうち１つをアドレッシングする。
また２６は時間信号発生回路２１により駆動される音響
信号アドレス発生回路としてのカウンタであり、同様に
メモリ２２〜２４のウチの１つをアドレッシングする０ 第５図はセレクター回路１４の機能を論理スイッチで表
わしたものであり、アドレス発生回路１６゜１６．２６
および音響信号データ２５．演算入出力２７．復調出力
２８はメモリ２２〜２４のどれか１つのメモリに対して
アクセスされていて、このセレクター切り換えは時間制
御回路１９によって行なう。ところで、この時間切り換
えを毎号令。
信号アドレス発生回路としてのカウンタであり、同様に
メモリ２２〜２４のウチの１つをアドレッシングする０ 第５図はセレクター回路１４の機能を論理スイッチで表
わしたものであり、アドレス発生回路１６゜１６．２６
および音響信号データ２５．演算入出力２７．復調出力
２８はメモリ２２〜２４のどれか１つのメモリに対して
アクセスされていて、このセレクター切り換えは時間制
御回路１９によって行なう。ところで、この時間切り換
えを毎号令。
ｓｅａおきに行なうとすると、演算訂正処理は演算回路
１８の演算素子にＴＴＬを使用した場合、１回数百ｎ８
で実行可能であるから致方回実行可能と７ページ なり、通常の音響信号が５０ ＫＨｚ 程度のサンプ
リング周波数であることを考えると数１０倍の演算時間
が余るこになり、スイッチ切り換え時に至るまで第４図
の系列を読み出して訂正することによって、誤り訂正能
力を向上することができる。
１８の演算素子にＴＴＬを使用した場合、１回数百ｎ８
で実行可能であるから致方回実行可能と７ページ なり、通常の音響信号が５０ ＫＨｚ 程度のサンプ
リング周波数であることを考えると数１０倍の演算時間
が余るこになり、スイッチ切り換え時に至るまで第４図
の系列を読み出して訂正することによって、誤り訂正能
力を向上することができる。
第６図は本発明の他の実施例を示しており、第６図にお
いて、２０はエラーカウント回路であり、このカウント
回路２０を設けることによって誤りが極端に多いことが
判明した場合は、ミューテング動作に関する順序制御回
路１９の実行手順を変化させ、演算回路１８にミュテン
グ動作を実行させ、誤り補正能力を向上させることがで
きる。
いて、２０はエラーカウント回路であり、このカウント
回路２０を設けることによって誤りが極端に多いことが
判明した場合は、ミューテング動作に関する順序制御回
路１９の実行手順を変化させ、演算回路１８にミュテン
グ動作を実行させ、誤り補正能力を向上させることがで
きる。
以上、詳述したように本発明によれば、アドレス発生回
路で発生した少なくとも２種以上のインターリーブ系列
を演算回路および順序制御回路の制御下で処理するよう
にしたので、復号器を直列接続することなく高訂正能力
のある復号器を得ることができ、ハードウェア量を小さ
くすることができる利点を有する。
路で発生した少なくとも２種以上のインターリーブ系列
を演算回路および順序制御回路の制御下で処理するよう
にしたので、復号器を直列接続することなく高訂正能力
のある復号器を得ることができ、ハードウェア量を小さ
くすることができる利点を有する。
第１図は従来の誤り訂正装置のブロック図、第２図はそ
の符号化系列の説明図、第３図は本発明の誤り訂正装置
の一実施例を示すブロック図、第４図はそのインターリ
ーブ系列を発生するＲＯＭのメモリーマツプ図、第６図
は同装置のメモリセレクタ回路の説明図、第６図は本発
明の他の実施例を示すブロック図である。 １２・・・・・・復調回路、１７・・・・・・同期抽出
兼ＣＲＣ回路、１６・・・・・・入力データアドレス発
生回路、１６・・・・・・データ処理アドレス発生回路
、１８・・・・・・演算回路、１９・・・・・・順序制
御回路、１４・・・・・・時間信号発生回路、２２．２
３．２４・・・・・・メモリ、２６・・・・・・音響信
号アドレス発生回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ？ 第２図 ７系りＪ２ 第３図
の符号化系列の説明図、第３図は本発明の誤り訂正装置
の一実施例を示すブロック図、第４図はそのインターリ
ーブ系列を発生するＲＯＭのメモリーマツプ図、第６図
は同装置のメモリセレクタ回路の説明図、第６図は本発
明の他の実施例を示すブロック図である。 １２・・・・・・復調回路、１７・・・・・・同期抽出
兼ＣＲＣ回路、１６・・・・・・入力データアドレス発
生回路、１６・・・・・・データ処理アドレス発生回路
、１８・・・・・・演算回路、１９・・・・・・順序制
御回路、１４・・・・・・時間信号発生回路、２２．２
３．２４・・・・・・メモリ、２６・・・・・・音響信
号アドレス発生回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ？ 第２図 ７系りＪ２ 第３図
Claims (2)
- （１）入力ディジタル復調データより同期信号を得る手
段、前記同期信号により制御されるところの入力ゲイジ
タルデータをアクセスする第１のアドレス発生回路と、
データ処理手順制御信号を発生する順序制御回路と、こ
の順序制御回路によって制御される第２のアドレス発生
回路と、ディジタル音響信号データをアクセスする第３
のアドレス発生回路と、入力データを記憶する少なくと
も３つ以上の独立なメモリ回路と、前記第１ 、第２の
アドレス発生回路のアドレス出力および入力ゲイジタル
データ、データ処理用データ、ディジタル音響データを
それぞれ切り換えて上記メモリ回路にアクセスするセレ
クタ回路と、データを処理するだめの演算回路と、前記
順序制御回路およびセレクタ回路を制御する時間信号発
生回路とを有し、かつ前記第１のアドレス発生回路にお
いて少なく２ページ とも２種以上の独立したインターリーブ系列を発生させ
、その各々の系列を前記演算および順序制御回路の制御
下に交互に、あらかじめ各々の系列に従って誤まり検出
訂正語を付加した入力データを処理し、また前記順序制
御回路は、前記時間信号発生回路の時間信号の要求があ
る筐で前記の２系列の処理を〈シ返して行なうように構
成したことを特徴とする誤り訂正装置。 - （２）入力ゲイジタルデータの誤りの度合を検出する平
秤を具備し、この手段にて得た誤りの度合を制御信号と
して順序制御回路に加え、この制御信号の度合に応じて
順序制御回路を制御して誤り訂正あるいは補正の手順を
変更するように構成したことを特徴とする特許請求の範
囲第１項記載の畔シ訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10426082A JPS58220217A (ja) | 1982-06-16 | 1982-06-16 | 誤り訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10426082A JPS58220217A (ja) | 1982-06-16 | 1982-06-16 | 誤り訂正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58220217A true JPS58220217A (ja) | 1983-12-21 |
| JPH0450675B2 JPH0450675B2 (ja) | 1992-08-14 |
Family
ID=14375957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10426082A Granted JPS58220217A (ja) | 1982-06-16 | 1982-06-16 | 誤り訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58220217A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04502741A (ja) * | 1989-01-24 | 1992-05-21 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング | 電子式制御制動力分配器 |
-
1982
- 1982-06-16 JP JP10426082A patent/JPS58220217A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04502741A (ja) * | 1989-01-24 | 1992-05-21 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング | 電子式制御制動力分配器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0450675B2 (ja) | 1992-08-14 |
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