JPH0450675B2 - - Google Patents
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- JPH0450675B2 JPH0450675B2 JP10426082A JP10426082A JPH0450675B2 JP H0450675 B2 JPH0450675 B2 JP H0450675B2 JP 10426082 A JP10426082 A JP 10426082A JP 10426082 A JP10426082 A JP 10426082A JP H0450675 B2 JPH0450675 B2 JP H0450675B2
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- JP
- Japan
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- error
- circuit
- memory
- error correction
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- 230000015654 memory Effects 0.000 claims description 34
- 238000012937 correction Methods 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 230000005236 sound signal Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 238000000605 extraction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 108091026890 Coding region Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- RFHAOTPXVQNOHP-UHFFFAOYSA-N fluconazole Chemical compound C1=NC=NN1CC(C=1C(=CC(F)=CC=1)F)(O)CN1C=NC=N1 RFHAOTPXVQNOHP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1866—Error detection or correction; Testing, e.g. of drop-outs by interleaving
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル信号の復号化のための誤り
訂正装置に関するものであり、その目的とすると
ころは高い訂正能力を有する誤り訂正装置を提供
することにある。
訂正装置に関するものであり、その目的とすると
ころは高い訂正能力を有する誤り訂正装置を提供
することにある。
一般に、デイジタル記録再生装置はデイジタル
信号をアナログ信号に復号化する場合の異音、ノ
イズ等の問題を解決するため、誤り訂正装置を備
えている。第１図に従来の誤り訂正装置を示す。
信号をアナログ信号に復号化する場合の異音、ノ
イズ等の問題を解決するため、誤り訂正装置を備
えている。第１図に従来の誤り訂正装置を示す。
第１図において、１ａ〜１ｄは入力端子、２は
上記入力端子１ａ〜１ｄに加えた入力信号を半加
算する加算器、３〜５はそれぞれ異なる段数より
構成されたシフトレジスタ、６は上記シフトレジ
スタ３〜５からの出力を半加算する加算器、７ａ
および７ｂは出力端子である。
上記入力端子１ａ〜１ｄに加えた入力信号を半加
算する加算器、３〜５はそれぞれ異なる段数より
構成されたシフトレジスタ、６は上記シフトレジ
スタ３〜５からの出力を半加算する加算器、７ａ
および７ｂは出力端子である。
このような構成において、いま、サンプリング
周波数で量子化された時系列音響信号ワード
D0、D1、D2、……に対し、第２図の次の２つの
系列Ａ、Ｂ P0＝D0＋D1 ……系列Ａ Q3＝D4＋D3＋P0 ……系列Ｂ のような関係で生成された記録信号が再生され、
得られたP0′、D3′、D4′Q3′が入力端子１ａ〜１ｄ
のそれぞれに加えられたものとする。ここで、も
しD3′が誤つていた場合 D3′＝P0′＋D4′＋Q3′ の演算が半加算器２によつて実行され訂正され
る。同様にして別系列の演算、例えばD0′が誤つ
ていた場合D0′＝D1′＋P0′等が半加算器６で行わ
れ訂正されて、出力端子７ａ，７ｂに再生出力と
して得られる。
周波数で量子化された時系列音響信号ワード
D0、D1、D2、……に対し、第２図の次の２つの
系列Ａ、Ｂ P0＝D0＋D1 ……系列Ａ Q3＝D4＋D3＋P0 ……系列Ｂ のような関係で生成された記録信号が再生され、
得られたP0′、D3′、D4′Q3′が入力端子１ａ〜１ｄ
のそれぞれに加えられたものとする。ここで、も
しD3′が誤つていた場合 D3′＝P0′＋D4′＋Q3′ の演算が半加算器２によつて実行され訂正され
る。同様にして別系列の演算、例えばD0′が誤つ
ていた場合D0′＝D1′＋P0′等が半加算器６で行わ
れ訂正されて、出力端子７ａ，７ｂに再生出力と
して得られる。
しかしながら、今、P0′もさらに誤つていた場
合、D3′も誤つているためP0′、D3′は訂正できず、
さらにP0′が誤つているため、D0′も訂正できな
い。ところで、上述した演算処理に先立つて
D3′をD3′＝P1′＋D2′のＡ系列で訂正しておけば、
P0′＝D3′＋D4′＋Q3′によつて訂正が可能となり、
さらにD0′＝D1′＋P0′によつてすべて訂正できる
が、この場合は第１図の様な復号器を直列に多数
接続しなければならず、回路構成上必ずしもよい
方策とは云えない。
合、D3′も誤つているためP0′、D3′は訂正できず、
さらにP0′が誤つているため、D0′も訂正できな
い。ところで、上述した演算処理に先立つて
D3′をD3′＝P1′＋D2′のＡ系列で訂正しておけば、
P0′＝D3′＋D4′＋Q3′によつて訂正が可能となり、
さらにD0′＝D1′＋P0′によつてすべて訂正できる
が、この場合は第１図の様な復号器を直列に多数
接続しなければならず、回路構成上必ずしもよい
方策とは云えない。
本発明はこのような従来の欠点を解消するもの
であり、データ処理アドレス発生回路において少
なくとも２種以上の独立したインターリーブ系列
を発生させ、その各々の系列に従つて誤りフラグ
が付加された入力データが演算回路および順序制
御回路により時間信号発生回路からの処理終了要
求があるまで前記の２系列（系列Ｂ、系列Ａ）の
処理をくり返し行なうように構成したものであ
る。
であり、データ処理アドレス発生回路において少
なくとも２種以上の独立したインターリーブ系列
を発生させ、その各々の系列に従つて誤りフラグ
が付加された入力データが演算回路および順序制
御回路により時間信号発生回路からの処理終了要
求があるまで前記の２系列（系列Ｂ、系列Ａ）の
処理をくり返し行なうように構成したものであ
る。
以下、本発明について実施例の図面と共に説明
する。第３図は本発明の一実施例を示しており、
第３図において、磁気記録媒体等より再生された
変調信号は入力端子１１に加えられ、復調回路１
２によつてNRZデータに復調され、CRC検査お
よび同期信号を抽出する同期抽出CRC回路１７
によつて誤りの発生しているワードに誤りフラグ
が付加され、同時に同期信号を検出して入力デー
タアドレス発生回路Ａとしてのアドレスカウンタ
１５を動作させて、メモリ２２に入力音響デイジ
タルデータと誤りフラグが書き込まれる。
する。第３図は本発明の一実施例を示しており、
第３図において、磁気記録媒体等より再生された
変調信号は入力端子１１に加えられ、復調回路１
２によつてNRZデータに復調され、CRC検査お
よび同期信号を抽出する同期抽出CRC回路１７
によつて誤りの発生しているワードに誤りフラグ
が付加され、同時に同期信号を検出して入力デー
タアドレス発生回路Ａとしてのアドレスカウンタ
１５を動作させて、メモリ２２に入力音響デイジ
タルデータと誤りフラグが書き込まれる。
メモリ２２〜２４の書き込みおよび読み出しは
順序制御回路１９によりセレクタ１４を制御する
ことにより行なわれる。例えば、メモリ２２にあ
らかじめ定められたサンプル数の再生データが書
込まれ、次に、メモリ２３に同一サンプルデータ
が書込まれ、その後同様にメモリ２４にデータが
書込まれる構成となつている。
順序制御回路１９によりセレクタ１４を制御する
ことにより行なわれる。例えば、メモリ２２にあ
らかじめ定められたサンプル数の再生データが書
込まれ、次に、メモリ２３に同一サンプルデータ
が書込まれ、その後同様にメモリ２４にデータが
書込まれる構成となつている。
メモリ２２に再生データが書込まれている時間
には、メモリ２３からは、順序制御回路１９の指
示に従つて、系列Ｂに対応するアドレスがデータ
処理アドレス発生回路Ｂ１６より発生され、メモ
リ２２に書き込まれる以前に書き込まれた再生デ
ータが読み出され、セレクタ１４を介して演算回
路１８に入力される。
には、メモリ２３からは、順序制御回路１９の指
示に従つて、系列Ｂに対応するアドレスがデータ
処理アドレス発生回路Ｂ１６より発生され、メモ
リ２２に書き込まれる以前に書き込まれた再生デ
ータが読み出され、セレクタ１４を介して演算回
路１８に入力される。
ここでは、まず、系列Ｂの各データに付与され
た誤りフラグの数がチエツクされる。第２図に示
す様に、「Q3、D4、D3、P0」に着目すると、フラ
グのチエツク範囲は「F0、F1、F2、F3」である。
た誤りフラグの数がチエツクされる。第２図に示
す様に、「Q3、D4、D3、P0」に着目すると、フラ
グのチエツク範囲は「F0、F1、F2、F3」である。
誤りフラグの数が１個の場合は、例えば、デー
タD3が誤りであるとすると、フラグF1が誤りで、
系列ＢのフラグF1に対応した誤りデータD3′を除
く系列Ｂのデータ「Q3、D4、P0」の半加算 D3＝Q3＋D4＋P0 が行われ、正しいデータD3が生成される。
タD3が誤りであるとすると、フラグF1が誤りで、
系列ＢのフラグF1に対応した誤りデータD3′を除
く系列Ｂのデータ「Q3、D4、P0」の半加算 D3＝Q3＋D4＋P0 が行われ、正しいデータD3が生成される。
この訂正されたデータは、メモリ２３の誤りデ
ータの位置に再書込みが行なわれる。
ータの位置に再書込みが行なわれる。
系列Ｂの誤りフラグの数が２個の場合は、系列
Ｂのデータとフラグが順次メモリより読み出さ
れ、演算回路１８に入力される。例えば、D3、
D4が誤りの場合、D3、D4に対するCRCフラグ
F1、F2のみが誤りとなる。この場合、 Q1＝D0＋D-1＋P-2、 Q2＝D2＋D1＋P-1、 Q4＝D6＋D5＋P1、 Q5＝D8＋D7＋P2 であれば、これに関する系列Ａでの誤りはそれぞ
れ１ワード誤りであり、 D3＝P1＋D2、D4＝P2＋D5 によつて、正しいデータD3、D4が生成され、そ
れに対するメモリのデータが書き換えられる。
Ｂのデータとフラグが順次メモリより読み出さ
れ、演算回路１８に入力される。例えば、D3、
D4が誤りの場合、D3、D4に対するCRCフラグ
F1、F2のみが誤りとなる。この場合、 Q1＝D0＋D-1＋P-2、 Q2＝D2＋D1＋P-1、 Q4＝D6＋D5＋P1、 Q5＝D8＋D7＋P2 であれば、これに関する系列Ａでの誤りはそれぞ
れ１ワード誤りであり、 D3＝P1＋D2、D4＝P2＋D5 によつて、正しいデータD3、D4が生成され、そ
れに対するメモリのデータが書き換えられる。
系列Ａに誤りデータが２個存在する場合には系
列Ｂからみると誤りフラグの数は１個となり同様
に訂正可能となる。しかし、第２図において、
D3′、D0′、P0′が誤つていた場合には、Ｂ系列の
誤り訂正処理、Ａ系列の誤り訂正処理では訂正が
できない。そこで、この場合には、まず、前述の
如く、誤りデータD3′、P0′を含む系列Ｂのデータ
をメモリ２３より読み出して演算回路１８に入力
し、誤りフラグの数をカウントする。誤りフラグ
の数が２個であることから訂正できないので、誤
りデータD3′を含む系列Ａのデータをメモリより
読みだして、誤りフラグの数をカウントすると１
個となるので訂正を行う。次に、誤りデータD0′、
P0′を含む系列Ａのデータが読み出されるが、誤
りフラグの数が２個なので訂正はできない。ここ
までで、系列Ｂ、系列Ａの一連の処理は終りにな
るが、再度、Ｂ系列、Ａ系列の誤り訂正処理を繰
り返えすことにより、D0′、P0′の訂正を可能とす
ることができる。即ち、誤りデータP0′を含む系
列Ｂのデータをメモリ２３より演算回路１８に読
み出して誤りフラグの数をカウントすると、２個
のままであるが、D3が訂正されたことにより、
P1＝D2＋D3となるので、D3、P0を含む系列Ｂは
P0のみが誤りとなる。
列Ｂからみると誤りフラグの数は１個となり同様
に訂正可能となる。しかし、第２図において、
D3′、D0′、P0′が誤つていた場合には、Ｂ系列の
誤り訂正処理、Ａ系列の誤り訂正処理では訂正が
できない。そこで、この場合には、まず、前述の
如く、誤りデータD3′、P0′を含む系列Ｂのデータ
をメモリ２３より読み出して演算回路１８に入力
し、誤りフラグの数をカウントする。誤りフラグ
の数が２個であることから訂正できないので、誤
りデータD3′を含む系列Ａのデータをメモリより
読みだして、誤りフラグの数をカウントすると１
個となるので訂正を行う。次に、誤りデータD0′、
P0′を含む系列Ａのデータが読み出されるが、誤
りフラグの数が２個なので訂正はできない。ここ
までで、系列Ｂ、系列Ａの一連の処理は終りにな
るが、再度、Ｂ系列、Ａ系列の誤り訂正処理を繰
り返えすことにより、D0′、P0′の訂正を可能とす
ることができる。即ち、誤りデータP0′を含む系
列Ｂのデータをメモリ２３より演算回路１８に読
み出して誤りフラグの数をカウントすると、２個
のままであるが、D3が訂正されたことにより、
P1＝D2＋D3となるので、D3、P0を含む系列Ｂは
P0のみが誤りとなる。
従つて、P0＝Q3＋D3＋D4より、これは訂正が
可能となる。残りはD0′のみが誤りである。次に、
残る誤りデータD0′を含む系列Ａのデータをメモ
リ２３より演算回路１８に読み出して、D0＝P0
＋D1によりD0を生成し訂正を完了する。
可能となる。残りはD0′のみが誤りである。次に、
残る誤りデータD0′を含む系列Ａのデータをメモ
リ２３より演算回路１８に読み出して、D0＝P0
＋D1によりD0を生成し訂正を完了する。
この様に、メモリ２２が再生データを書込んで
いるときに、メモリ２３は誤り検出訂正処理に対
応する。残りのメモリ２４には、誤り訂正済のデ
ータが格納されており、音響信号アドレス発生回
路Ｃ２６のアドレスに従つてセレクタ１４を介し
てデイジタル音響信号データ２５として出力され
る。メモリ２２〜２４は再生データの書込み、誤
りデータの訂正処理、訂正済音響信号の読み出し
としてそれぞれアクセスされ、また、特定のメモ
リも上記の処理に対応する様に順次アクセスされ
る相手がシフトする。
いるときに、メモリ２３は誤り検出訂正処理に対
応する。残りのメモリ２４には、誤り訂正済のデ
ータが格納されており、音響信号アドレス発生回
路Ｃ２６のアドレスに従つてセレクタ１４を介し
てデイジタル音響信号データ２５として出力され
る。メモリ２２〜２４は再生データの書込み、誤
りデータの訂正処理、訂正済音響信号の読み出し
としてそれぞれアクセスされ、また、特定のメモ
リも上記の処理に対応する様に順次アクセスされ
る相手がシフトする。
この時データ処理アドレス発生回路Ｂ１６は
ROMであり、２つのインターリーブ系列が第４
図のメモリーマツプに従つて記憶されており、そ
れらの系列が次々に順序制御回路１９によつて読
み出され、その系列によつてメモリ２２，２３，
２４のうち１つをアドレツシングする。また、音
響信号アドレス発生回路Ｃ２６は時間信号発生回
路２１により駆動される音響信号アドレス発生回
路としてのカウンタであり、同様にメモリ２２〜
２４のうちの１つをアドレツシングする。
ROMであり、２つのインターリーブ系列が第４
図のメモリーマツプに従つて記憶されており、そ
れらの系列が次々に順序制御回路１９によつて読
み出され、その系列によつてメモリ２２，２３，
２４のうち１つをアドレツシングする。また、音
響信号アドレス発生回路Ｃ２６は時間信号発生回
路２１により駆動される音響信号アドレス発生回
路としてのカウンタであり、同様にメモリ２２〜
２４のうちの１つをアドレツシングする。
第５図はセレクター回路１４の機能を論理スイ
ツチで表わしたものであり、アドレス発生回路１
５，１６，２６およびデイジタル音響信号データ
２５、演算入出力２７、復調出力２８はメモリ２
２〜２４のどれか１つのメモリに対してアクセス
されていて、このセレクター切り換えは順序制御
回路１９によつて行なわれる。ところで、時間信
号発生回路２１は水晶発振器とカウンタで構成さ
れ、一つのメモリへのデータ取り込み時間を決定
し、これにより、音響信号アドレス発生回路Ｃ２
６のアドレス発生の初期化、順序制御回路１９を
介して入力アドレス発生回路Ａ１５のアドレス発
生初期化およびデータ処理アドレス発生回路Ｂ１
６のアドレスの制御を行う。この時間の繰り返し
を毎1/60秒おきに行なうとすると、演算訂正処理
は演算回路１８の演算素子にTTLを使用した場
合、１回数百ｎ秒で実行可能であるから数万回実
行可能となり、通常の音響信号が50KHz程度のサ
ンプリング周波数であることを考えると数10倍の
演算時間が余ることになり、スイツチ切り換え時
に至るまで第４図の系列繰り返えしを読み出して
訂正することによつて、誤り訂正能力を向上する
ことができる。
ツチで表わしたものであり、アドレス発生回路１
５，１６，２６およびデイジタル音響信号データ
２５、演算入出力２７、復調出力２８はメモリ２
２〜２４のどれか１つのメモリに対してアクセス
されていて、このセレクター切り換えは順序制御
回路１９によつて行なわれる。ところで、時間信
号発生回路２１は水晶発振器とカウンタで構成さ
れ、一つのメモリへのデータ取り込み時間を決定
し、これにより、音響信号アドレス発生回路Ｃ２
６のアドレス発生の初期化、順序制御回路１９を
介して入力アドレス発生回路Ａ１５のアドレス発
生初期化およびデータ処理アドレス発生回路Ｂ１
６のアドレスの制御を行う。この時間の繰り返し
を毎1/60秒おきに行なうとすると、演算訂正処理
は演算回路１８の演算素子にTTLを使用した場
合、１回数百ｎ秒で実行可能であるから数万回実
行可能となり、通常の音響信号が50KHz程度のサ
ンプリング周波数であることを考えると数10倍の
演算時間が余ることになり、スイツチ切り換え時
に至るまで第４図の系列繰り返えしを読み出して
訂正することによつて、誤り訂正能力を向上する
ことができる。
第６図は本発明の他の実施例を示しており、第
６図において、２０はエラーカウント回路であ
り、エラーカウント回路２０で得た入力デイジタ
ル復調データの誤りの度合を制御信号として順序
制御回路１９に加え、この制御信号の誤りの度合
に応じて順序制御回路１９は、誤り訂正あるいは
補正の手順を変更する。例えば、誤りが極端に多
いことが判明した場合は、ミユーテング動作に関
する順序制御回路１９の実行手順を優先させ、演
算回路１８にミユーテイング動作を実行させ、誤
り補正能力を向上させることができる。
６図において、２０はエラーカウント回路であ
り、エラーカウント回路２０で得た入力デイジタ
ル復調データの誤りの度合を制御信号として順序
制御回路１９に加え、この制御信号の誤りの度合
に応じて順序制御回路１９は、誤り訂正あるいは
補正の手順を変更する。例えば、誤りが極端に多
いことが判明した場合は、ミユーテング動作に関
する順序制御回路１９の実行手順を優先させ、演
算回路１８にミユーテイング動作を実行させ、誤
り補正能力を向上させることができる。
以上、詳述したように本発明によれば、アドレ
ス発生回路で発生した少なくとも２種以上のイン
ターリーブ系列を演算回路および順序制御回路の
制御下で処理するようにしたので、復号器を直列
接続することなく高訂正能力のある復号器を得る
ことができ、ハードウエア量を小さくすることが
できる利点を有する。
ス発生回路で発生した少なくとも２種以上のイン
ターリーブ系列を演算回路および順序制御回路の
制御下で処理するようにしたので、復号器を直列
接続することなく高訂正能力のある復号器を得る
ことができ、ハードウエア量を小さくすることが
できる利点を有する。
第１図は従来の誤り訂正装置のブロツク図、第
２図はその符号化系列の説明図、第３図は本発明
の誤り訂正装置の一実施例を示すブロツク図、第
４図はそのインターリーブ系列を発生するROM
のメモリーマツプ図、第５図は同装置のメモリセ
レクタ回路の説明図、第６図は本発明の他の実施
例を示すブロツク図である。 １２……復調回路、１４……セレクタ、１５…
…入力データアドレス発生回路、１６……データ
処理アドレス発生回路、１７……同期抽出CRC
回路、１８……演算回路、１９……順序制御回
路、２０……エラーカウント回路、２１……時間
信号発生回路、２２，２３，２４……メモリ、２
６……音響信号アドレス発生回路。
２図はその符号化系列の説明図、第３図は本発明
の誤り訂正装置の一実施例を示すブロツク図、第
４図はそのインターリーブ系列を発生するROM
のメモリーマツプ図、第５図は同装置のメモリセ
レクタ回路の説明図、第６図は本発明の他の実施
例を示すブロツク図である。 １２……復調回路、１４……セレクタ、１５…
…入力データアドレス発生回路、１６……データ
処理アドレス発生回路、１７……同期抽出CRC
回路、１８……演算回路、１９……順序制御回
路、２０……エラーカウント回路、２１……時間
信号発生回路、２２，２３，２４……メモリ、２
６……音響信号アドレス発生回路。
Claims (1)
- 【特許請求の範囲】 １ 入力デイジタル復調データより同期信号を得
るとともに、復調データの誤りの有無を検出し、
誤りフラグを付加するCRC回路と、データ処理
の手順を制御する制御信号を出力する順序制御回
路と、入力音響デイジタルデータと前記誤りフラ
グを蓄える第１メモリと、前記同期信号に基づ
き、前記第１メモリのアドレスを発生する第１の
アドレス発生回路と、誤り訂正用デイジタルデー
タを蓄える第２メモリと、前記順序制御回路に基
づいて制御され、前記第２メモリのアドレスを発
生する第２のアドレス発生回路と、誤り訂正済み
で出力用のデイジタル音響信号データを蓄える第
３メモリと、前記第３メモリのアドレスを発生す
る第３のアドレス発生回路と、前記順序制御回路
出力に基づいて制御され、前記第１、第２、第３
のアドレス発生回路のアドレス出力および入力音
響デイジタルデータと誤りフラグ、誤り訂正用デ
イジタルデータ、誤り訂正済みで出力用のデイジ
タル音響信号データをそれぞれ切り換えて上記第
１、第２、第３メモリに接続するセレクタと、デ
ータを処理するための演算回路と、前記順序制御
回路および第３のアドレス発生回路を制御する発
振器とカウンタよりなる時間信号発生回路とを有
し、前記第２のアドレス発生回路において、少な
くとも２種以上の独立したインターリーブ系列を
発生させ、その各々の系列のデータと前記CRC
回路より得られる誤りフラグを用いて、前記順序
制御回路の制御の下で、前記演算回路によつて誤
り訂正処理をし、前記時間信号発生回路から順序
制御回路への順序シーケンス終了信号が発生され
るまで、この各２系列の誤り訂正処理を交互に繰
り返して行うように構成したことを特徴とする誤
り訂正装置。 ２ 入力デイジタル復調データの誤り度合を検出
する手段を具備し、この手段にて得た誤りの度合
を制御信号として順序制御回路に加え、この制御
信号の度合に応じて順序制御回路を制御し、誤り
訂正あるいは補正の手順を変更するように構成し
たことを特徴とする特許請求の範囲第１項記載の
誤り訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10426082A JPS58220217A (ja) | 1982-06-16 | 1982-06-16 | 誤り訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10426082A JPS58220217A (ja) | 1982-06-16 | 1982-06-16 | 誤り訂正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58220217A JPS58220217A (ja) | 1983-12-21 |
| JPH0450675B2 true JPH0450675B2 (ja) | 1992-08-14 |
Family
ID=14375957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10426082A Granted JPS58220217A (ja) | 1982-06-16 | 1982-06-16 | 誤り訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58220217A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3901923A1 (de) * | 1989-01-24 | 1990-09-13 | Bosch Gmbh Robert | Elektronisch gesteuerter bremskraftverteiler |
-
1982
- 1982-06-16 JP JP10426082A patent/JPS58220217A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58220217A (ja) | 1983-12-21 |
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