KR920004931B1

KR920004931B1 - 코드 심볼 디코더와 광 판독가능 기록 캐리어 및 정보 매체 플레이어

Info

Publication number: KR920004931B1
Application number: KR1019850001262A
Authority: KR
Inventors: 폴 마리에 요제프 바겐 콘스탄트; 마리아 헨드리 쿠스 에미엘 드리센 레오나르두스; 빌렘 요제프 폴렌 루디; 바렌트 브리스 로드비크
Original assignee: 엔.브이.필립스 글로아이람펜파브리켄; 아이.엠.레르너
Priority date: 1984-02-29
Filing date: 1985-02-28
Publication date: 1992-06-22
Also published as: HK15993A; JPS60204126A; AU579050B2; ES8608250A1; ATE49328T1; EP0156413A1; NL8400630A; JP2545061B2; CA1229170A; BR8500845A; EP0156413B1; ES540706A0; SG120892G; AU3927185A; KR850007176A; US4683572A; DE3575249D1

Abstract

내용 없음.

Description

코드 심볼 디코더와 광 판독가능 기록 캐리어 및 정보 매체 플레이어

제 1 도는 코드, 복조 및 디코딩을 개략적으로 표시하는 도시도.

제 2 도는 디코딩 장치의 블럭도.

제 3a 및 3b 도는 실제 디코더 (제 2 도의 72)의 상세한 블럭도.

제 3c 도는 다수의 신호의 의미를 나타내는 도시도.

제 3d 및 3e 도는 디코더의 동작을 도시한 플로우챠트.

제 4 도는 신호 EEP를 형성하는 장치를 나타내는 도시도.

제 5 도는 신호 PES를 형성하는 장치를 나타내는 도시도.

제 6a, 6b 및 6c 도는 플래그 고정 소자(제 2 도의 66)를 나타내는 도시도.

제 7a, 7b, 7c, 7d, 7e 및 7f 도는 수반될 방법을 결정하기 위한 판정도.

* 도면의 주요부분에 대한 부호의 설명

22, 44, 70, 84, 86, 170, 172, 174 : 판독 전용 메모리 36 : 처리 메모리

56 : 카운터 64 : 포인터 발생기

68 : 멀티플렉서

본 발명은 제 1 및 제 2 리드-솔로몬(Read-Solomon) 코드에 의해 에러가 방지되는 일련의 연속 수신가능한 코드 심볼 디코더로서, 상기 제 2 코드의 코드워드의 심볼들 각각은 제 1 코드의 그들 자체의 각 코드워드에 할당되며, 상기 디코더는 각각 신뢰성 정보에 연관된 제 1 코드의 코드 심볼용 제 1 입력과, 제 2 코드의 코드워드중 적어도 전체 심볼들이 존재 할때 까지 제 1 코드중 소정의 갱신된 또는 갱신되지 않은 데이타 심볼을 저장하기 위한 저장 수단과, 코드중 임의의 코드워드에 대해 신드롬 심볼을 형성하기 위한 제 1 연산 수단과, 수신된 코드 심볼, 발견된 신드롬 심볼 및 필요하다면 제 2 코드의 코드 심볼과 연관된 신뢰성 정보를 기초로 하여 갱신 정보에 의해 갱신되거나 갱신되지 않은 제 2 코드의 데이타 심볼을 사용자 출력측에 표시하도록 위치 정보 및 에러 정보로 구성된 갱신 정보를 형성하기 위해 제 1 연산 수단에 의해 제공된 제 2 연산 수단과, 제 1 코드의 코드워드에 연관된 신뢰성 정보 및 제 1 코드의 코드워드에 대한 제 2 연산 수단의 처리 결과를 기초로 하여, 제 2코드의 코드워드중에 포함될 심볼들의 형성을 위해 수정되거나 수정되지 않은 신호화 정보를 가산하기 위한 플래그 처리 수단을 구비하는 코드 심볼 디코더에 관한 것이다. 이같은 종류의 장치는 미합중국 특허원 제 4477903호에서 볼수 있는데, 이에 의하면, 코드 심볼들은 복조동안 무효 비트를 갖추게 되고, 이 무효 비트는 여러모로 사용될 수 있다.

코드워드가 플래그된 코드 심시볼수를 과도하게 가질때, 관련 코드워드의 모든 심볼은 하나의 무효 비트를 갖추게 된다. 한편, 무효 비트를 갖춘 심볼이 정정되지 않을때, 필요하다면 관련 코드워드의 모든 심볼은 또한 하나의 무효 비트를 갖추게 된다. 또한, 소정 한계내에서 무효 비트는 에러 위치 설정기로서 사용될 수 있어, 전체 코드의 정정 능력이 증가된다. 본 발명의 발명자들은 무효 비트가 정확한지 정확하지 않는지를 표시하는 이러한 방법이 매우 유연성이 없으며 코드의 사용가능성을 극히 제한함을 발견하게 되었다. 따라서, 본 발명의 목적은 코드 심볼당 다가의 (multivalent) 플래그 정보를 활용하는 것에 의해 코드의 정정 능력 및 유연성을 증대시키는 것을 목적으로 한다.

본 발명에 따른 목적은 디코딩 방법을 결정하기 위하여 제 1 코드의 코드워드에 대한 집합적인 신뢰성 정보를 수신하는 제 1 입력을 포함하는 제 1 방법 -결정 장치(strategy-determining device)가 제공되며, 상기 방법-결정 장치는 관련 코드워드에서 처리될 소정의 삭제수와, 정정 가능한 것으로 받아들여지는 최대의 에러 심볼수를 규정하며, 상기 플래그 처리 수단은 제 1 코드의 디코딩에 연결되는 신호화 정보를 워드형으로 수신하는 제 1 입력과, 방법 결정 장치로부터 위험 표시 코드를 수신하는 제 2 입력과, 관련 코드워드의 각 심볼에서 제 2 코드의 디코딩을 위해 최소한 3가의 제 2 플래그 정보를 형성하기 위한 제 1 출력을 포함하는 플래그 고정 소자를 구비함으로써 달성된다. 따라서, 무엇보다도 먼저, 수반될 방법(strategy)은 최적의 결과 성취를 위해 적용될 수 있다. 게다가, 이 방법의 결과가 또한 제 2 코드에 대한 제 2 의 신뢰성을 발생하는데 사용된다.

양호하게는, 디코딩 방법을 결정하기 위하여 제 2 플래그 정보를 기초로 하여 형성되며 제 2 코드의 코드워드에 대한 집합적인 신뢰성 정보를 수신하는 입력을 포함하고, 관련 코드워드내에서 처리될 소정의 삭제 심볼수와 정정가능한 것으로 받아들여지는 최대 에러 심볼수를 규정하는 제 2 방법 결정 장치가 제공된다. 따라서, 제 2 코드에 대한 집합적인 신뢰성 정보를 기초로 하여, 상기 방법은 다시 최적화된다.

제 2 코드의 코드워드 디코딩용 플래그 고정 소자는 각각의 코드 심볼에 대해 다가의 (multivalent) 제 2 플래그 정보 및 정정 표시를 수신하는 제 3 입력과, 소정의 신뢰성 레벨 이하에서 제 2 플래그 정보에 의해 표시되는 심볼에 대해 사용자 장치의 제 2 출력상으로 거절 신호를 선택적으로 할당하기 위하여 방법 결정 장치로부터 제 2변별 코드를 수신하는 제 4 입력을 구비한다. 따라서, 제 2 코드의 디코딩 결과를 기초로 하여, 실제적인 예측이 사용자 심볼의(비) 신뢰성에 관해 주어진다.

또한, 플래그 고정 소자는 제 1 및 제 2 입력에 수신된 정보를 기초로 하여 제 2 입력에 대해 차단/비차단 신호를 형성하기 위한 논리 수단을 구비한다.

다른 사항에 대해서는 종속항에서 기술된다.

본 발명은 또한 전술된 종류의 디코더를 구비하며, 단일 방법 디코더가 동일 소자들의 활용한도내에서 제 1 코드의 워드 및 제 2 코드의 워드로서 교번 작용하게 제공되어 있는 선택적으로 판독가능한 매개체용의 플레이어에 관한 것이다. 이에 따라 재료의 절감 효과가 얻어진다. 또한 이것에 관한 상세한 사항은 종속항에서 기술된다.

이하 본 발명은 첨부된 도면을 참조하여 상세히 기술하기로 한다.

코드를 설명하기 위하여, 제 1 도는 디코딩 장치의 개략적인 도시도이며, 제 2 도는 실제 소자 및 부 시스템들을 가진 디코딩 장치의 구성을 도시한 것이다 광학적으로 판독가능한 레코드로부터 발생하는 신호들은 입력(124)에 도달하며, 이 신호들은 채널 심볼에 연속된 제어 심볼에 따라 블럭에서 발생되는 아날로그 신호들이다. 블럭에서 발생하는 또다른 심볼들은 다음과 같다. 즉, 12개의 데이터 심볼, 4개의 여분심볼, 다른 12개의 데이터 심볼 및 다른 4개의 여분 심볼의 순서대로 발생된다.

매 블럭당 최종 4개의 여분 심볼들은 제 1 리드 솔로몬 코드에, 다른 여분 심볼들은 제 2 리드-솔로몬 코드에 관계된다. 이들 두 리드-솔로몬 코드는 최소거리(d=5)을 가진다. 매 코드워드당 e개의 삭제 심볼 (위치는 공지, 에러값은 비공지) 및 t개의 에러 심볼(위치 및 에러값은 비공지)은 정정될 수 있고, 게다가, s개의 에러심볼(위치는 비공지, 에러값은 고려되지 않음)은 검출될 수 있어, 결국 e+2t+s≤d=1로 된다. 이같은 코드는 고질의 오디오 정보를 기억하기 위한 것으로 광학적으로 판독가능하며 회전가능하게 구동되는 레코드용의 소위, "소형 디스크" 시스템에 사용된다. 그렇지만, 본 발명은 이러한 사용에 제한받지 않는다.

블럭(128)은 고주파수 디코더 및 동기 장치를 나타낸 것으로, 이 블럭은 무엇보다도 먼저, 수신된 신호의 HF 엔벨로프를 위한 아날로그 검출기를 구비한다. 고주파수 진폭은 신호 대잡음비, 즉, 수신된 신호의 신뢰성에 대한 측정 기준으로서, 상기 진폭은 판별값과 비교되어 2진 신호로 변환된다. 또한, 블럭(128)은 채널 신호로부터 채널 비트의 스트림을 형성하기 위하여 채널 비트 레벨의 판별기를 구비한다. 이들 비트는, 예로서, 위상 고정 루프에 의해 채널 신호로부터 유도되는 비트 동기 신호의 제어하에 형성된다. 블럭(128)은 검출 수단을 더 포함하는데, 상기 검출 수단은 채널 비트로부터 상기 동기 심볼을 검출하며 또 블럭 동기 신호를 형성하기 위하여 다수, 예를 들면 3개의 연속 동기 심볼(각각 연결된 심볼로부터)사이에서 다수결로 결정한다. 상기 다수결 결정이 셋중의 셋이면 수신된 정보의 신뢰성에 관한 것으로써 포지티브 표시가 얻어지며, 셋중의 둘이면 네거티브 표시가 얻어진다 에러 동기 심볼이 잘못되어 이에 따라 인정되지 않을 수도 있으며 연속 동기 심볼의 상호 위치가 영향을 받아 서로의 간격이 잘못된 것일 수 있다. 또한 다른 동기 방법이 사용될 수 있다.

따라서, 블럭(128)은 4개의 신호의 카테고리를 산출한다.

- 라인(130)상에서의 채널 비트.

- 블럭(120)에 적용하여 복조를 동기화할 수도 있는 비트 동기 신호.

- 채널 블럭의 개시와 종료를 지시하기 위하여(동기접속은 단순화를 위하여 생략됨) 디코더/삽입해제 장치(소자(144) 및 다수)와 블럭(120)에 인가되는 블럭 동기 신호.

- 지연(블럭(120에서의 지연에 대응하는 지연)후에 장치의 다른 부분에 인가되고 소자(126)에서 지연되는 신뢰성 표시.

신뢰성/비신뢰성은 각각의 심볼에 대해 표시되며, 동기의 신뢰성은 블럭의 모든 심볼에 대해서 동일한 방법으로 표시된다. 간결하게 하기 위하여, 보조 시스템(128)의 소자는 본원에서 상세하게 설명하지는 않는다.

따라서, 채널 워드는 접속부(130)에 순차적으로 도달하게 된다. 그리고 데이타 심볼과 여분 채널 심볼은 3개의 스페이싱 비트에 14개의 채널 비트를 플러스한 수를 항상 구비한다. 복조기(120)에서, 처음 직/병렬 변환이 이루어지고, 이에 따라 스페이싱 비트를 갖는 완전한 채널 심볼은 접속부(140)에서 이용가능하게 된다. 직/병렬 변환기와 필요한 클럭 시스템은 간결성을 위해 생략됐다. 블럭(134)은 정확하게 수신된 14비트채널 심볼을 접속부(136)상의 "제로"를 포함하여 8-폴드(fold) 접속부(138)상의 대응 8비트 코드 심볼로 변환시키는 번역 소자를 표시한다. 채널 워드가 정확하지 않으면, 여러가지의 가능성이 존재하는데, 무엇보다도 임의의 심볼은 접속부(138)상에서 형성될 수 있는바, 예를 들면 접속부(138)상에서의 "0" 및 논리 "1"이다. 부정확한 채널 심볼은 가능한 양호하게 자체에 대응하는 올바른 채널 심볼로 번역될 수도 있으며, 정정된 채널 심볼은 대응 모드 심볼(명백하게 이것은 한 공정으로 실행될 수 있다)로 번역될 수 있다. 때때로, 채널 심볼에서 하나의 비트 에러가 고쳐질 수 있는데, 다수의 코드 심볼이 동일한 가능성(잘못된 채널 심볼과 다수의 올바른 채널 심볼 사이의 동일한 해밍 거리)에 따라 형성되는 경우, 정확한 코드 심볼중 하나는 예정된 방법에 따라 대체물로서 선택된다.

일반적으로 다수의 비트 에러는 적절하게 고쳐지지 않는다. 정확한 채널 심볼이 대응하는 8- 비트 복조된 심볼로 번역되는 것은 연속적으로 실행되는데, 이러한 번역은 복조가 한 공정으로 실행되도록 수행된다. 부정확한 채널 심볼의 수신은 제로와 다른 플래그 비트에 의해 접속부(136)에서 신호가 보내진다. 복조동안 발생될 그밖의 플래그 비트는 이후 기술하기로 한다. 즉, 양호한 실시예는 상기 플래그 비트 2개를 포함한다. 따라서, 출력(142)상에서, 코드 심볼은 복조기(120)로부터 2개의 플래그 비트와 연결될 때마다 나타나고, 또한 라인(122)상의 이러한 코드 심볼에 관한 그밖의 신뢰성 정보와 간략화를 위하여 생략된 블럭(128)으로부터 접속부상의 동기 클럭 신호를 나타낸다. 복조 그 자체는 출원인의 이름으로 공고된 영국 특허 제 2, 083, 322호의 명세서에 기재되어 있다. 상기 방법외에도, 코드 심볼의 신뢰성을 신호하기 위한 다른 방법이 있다. 블럭 (134)은 14비트의 너비를 갖는 어드레스를 갖는 판독 전용 메모리와, 10비트(또는 그 이상의 비트도 가능함)의 너비를 갖는 출력 데이타 통로로 구성된다. 2개의 연속 채널 심볼 사이에서 항상 존재하는 스페이싱 비트(3개)는 코드 비트로 변환시키기 위하여 무시된다. 필요에 따라서, 스페이싱 비트는 신뢰성 정보의 형성을 위해 참작될 수 있다. 왜냐하면, 상기 비트는 복조 제한을 만족시키기 때문이다. 그런다음, 스페이싱 비트는 직접 진행하는 채널 심볼의 한 부분을 형성한다.

회로의 나머지 부분에 대한 에러를 정정하기 위하여, 제어 및 동기 심볼은 무시된다. 블럭(144)은 다수 입력(142)과 32병렬 출력을 포함하는 디멀티플렉서를 표시한다. 디멀티플렉싱은 심볼 방식으로 수행되어 각각의 출력은 관련된 신뢰성 정보를 포함하는 자체의 하나의 완전한 코드 심볼을 수신한다. 양호한 실시예(제 2 도)에서, 디멀티플렉싱은 시간 영역에서 실행된다. 블럭(146)과 같이 숫자 "1"로 표시되는 블럭은, 관련된 신뢰성 정보를 포함하는 32 심볼이 접속부(142)에 도달하는 기간에 대응하는 시간 주기에 의해 인가된 심볼을 지연시킨다. 소자(148, 149)와 같은 소자는, 에러 정정 코드의 패리티 심볼을 변환시키는 변환기이다. 소자(50)는 공지된 패리티 검색 매트릭스를 이용하여 제 1 에러 정정 코드에 대한 재생 및 정정 소자이다. 제 1 및 제 2 코드의 패리티 검색 매트릭스는 극히 유사하나 다른 칫수를 가진다. 정정 그 자체는 이후 상세히 기술하기로 한다. 따라서, 소자(144)로부터 수신된 모든 32심볼에 대해, 28개의 8비트 출력 심볼은 재생 및 정정 소자(150)의 출력에서 나타나는데, 이 모든 출력 심볼은 하기에 상세히 기술될 자체의 다수 신호 정보에 의해 발생된다. 이론적으로 소자(150)의 출력에서의 총 데이타 비율은 접속부(142)의 심볼 비율의

, 즉 7/8배에 해당한다. 참조 번호 1에서 27까지 표시된 블럭(152)은 삽입 해제 효과를 이끌어내기 위하여 수신된 심볼을 지연시킨다. 블럭에서 "1"은 소자(120)에 의해서 32심볼 그룹중 소정의 수(4)의 출력에 대응하는 시간 주기만큼 지연을 나타낸다. 표시 "14"는 14배 만큼 긴 간격을 나타낸다. 소자(150)에 의해 합쳐진 28심볼 출력 그룹의 각각의 심볼은, 새로이 형성된 28심볼 그룹에 신호를 보내게 된다. 따라서, 버스트 에러의 효과는 장시간에 걸쳐 퍼져서 새로이 형성된 28심볼 그룹 각각은 단지 작은수의 부정확한 심볼 만을 포함한다.

소자(154)는 정정이 공지된 패리티 검색 매트릭스[H]의 이행에 의해 수행되는 제 2 에러 정정 코드에 대한 재생 및 정정 소자이다. 데이타 처리 메카니즘은 상세히 후술된다. 재생 및 정정소자(154)의 출력에서, 8비트로 이루어진 24개의 데이타 심볼은, 28(삽입된 것)개의 입력 심볼의 각각의 그룹에 대해 나타나는데, 상기 데이타 심볼은 자체의 신호 정보에 의해 발생된다. 소자(154)의 출력에서 총 데이타 비율은 라인(142)에서 심볼 비율의

즉

배가 된다. 블럭(156)과 마찬가지로 참조번호 "2"로 표시되어 있는 블럭은, 연결된 유효 비트를 포함하면서 32심볼 그룹중 정수(2)가 각 접속부(142)에 도달하는 동안의 간격에 대응하는 시간 주기에 의해 인가된 심볼을 지연시킨다. 블럭(158)은 출력(160)에서 정정 순서대에 수신된 24심볼을 사용자 장치(도시되지 않음)로 향하게 하는 병렬-직렬 변환기이다. 각각의 심볼은, 신호 정보를 포함한다. 32데이타 비트 (즉 4개의 데이타 심볼)는 스테레오 재생을 위하여 하나의 오디오 판독 신호를 정확히 형성한다. 4개의 데이타 심볼중 어느 하나가 무효라면, 전체 오디오 신호 또는 모노파트가 무효로 되며, 하나 또는 그 이상의 이웃하는 오디오 신호로부터 유도되는 삽입 신호로 대체된다. 이러한 마스킹은 본원에서 상세히 기술하지 않는다.

본 발명의 디코딩 원리는 다음의 사항을 기초로 한 것이다.

첫째, 제 1 및 제 2 코드(블럭(150)에서의 정정 C₁, 블럭(154)에서의 정정 C₂)에 있어서, 심볼에 대한 신뢰성 정보는 정정 방법을 결정하고 또 채택한 선택에 의해 에러 심볼과 삭제 심볼의 높은 정정 가능성을 얻기 위해 사용하는데, 정정 잘못될 염려는 매우 적다.

둘째, 양쪽의 코드에 있어서, 심볼 및 여분 심볼을 위한 신뢰성 정보는 상기 정정 방법에 의해서 결정된 방법과 함께 사용된다.

셋째, 양쪽의 코드에 있어서, 장치는 이론적으로 에러 심볼 및 삭제 심볼의 최대의 정정을 수행하기에 적합하다.

넷째, 양 코드의 디코딩은 2개의 코드에 멀티플렉스를 사용함으로써 동일 장치에서 수행된다.

다섯째, 제 1 코드는 부시스템에 의해 제공될 수 있는 다른 신뢰성 레벨의 사용을 허용한다. 그러나, 양호한 실시예에서, 이 수는 간략화를 위하여 2개로 제한된다.

여섯째, 제 2 코드에서, 신뢰성의 4개의 레벨이 유도된다(즉, 비신뢰성이 증가할 때마다 플래그 비트가 아님, F3 플래그 비트, F2 플래그 비트, F플래그 비트), 이러한 신뢰성 레벨은 제 1 코드의 디코딩 동안 발생된 정보로부터 결정되며, 신뢰성 정보와 상기 디코딩 방법의 결과는 복조기에 의해 제공되며 상기 디코딩 동작동안 사용된다.

일곱째, 디코딩 시작전, 수신된 신뢰성 정보는 디코딩동안 따르는 방법을 결정하는 플래그 프로세서에서 처리되며, 즉 삭제 심볼보다 초과하여 에러 심볼의 최대수와 삭제 심볼의 수가 전술한 바와같이 결정되고, 삭제 심볼의 위치와 서스펙트 심볼의 위치는 디코딩의 결과로부터 출력 플래그 비트를 형성한다.

여덟째, 플래그 프로세서에 의해 수행될 방법은 ROM에 의해 결정되는데, 상기 ROM은 용이하게 프로그램된 마스크이다.

아홉째, 동작 디코더뿐만 아니라 방법을 결정하는 장치는 각각의 코드에 대해 연속 기계를 구성하는데, 코드마다 파이프라인 유기체내에서, 작동하여, 그결과 디코더는 방법이 결정된 후에야 작동하게 된다.

제 2 도는 본 발명에 따른 디코딩 장치의 일반적인 블럭도이다. 코드워드가 처리되기 전에, 모든 코드 심볼은 그들의 신뢰성 정보와 함께 처리 메모리(36)내에 존재한다. 코드워드는 심볼을 버퍼(40)내로 로드시키고, 제 1 플래그 비트를 버퍼(42)내로 로드시키므로써 처리된다. 그동안 다른 플래그 비트는 카운터(F(1…3)CN)에서 카운트된다. 그 다음 시퀀서가 활성화되는데, 상기 시퀀서는 어드레스 카운터(56)와 방법 결정 ROM(44)으로 이루어져 있다. 그러므로, 디코딩 동안 수행될 방법은 카운터(F1…3CN)의 위치를 기초로 하여 결정된다. 방법이 결정된 후에, "정지" 비트는 고레벨로 되며, 어드레스 카운터(56)는 정지하게 된다. 그후 실제적인 디코딩 동작이 시작되는데, 디코더(72), 제 2 플래그 형성을 위한 EEP/PES 발생기(64), 플래그 고정 소자(66)등이 활성화 되어 사용자 또는 다른 취급에 필요한 플래그 비트가 발생된다. 이하 더욱 상세히 설명하기로 한다.

코드 심볼은 입력(24)상에서 8비트 폭으로, 입력(26)상에서 동기 펄스로, 그리고 입력(28)에서 4비트의 동기 펄스는 입력(26)상에, 4비트의 폭을 갖는 신뢰 폭을 갖는 신뢰성 또는 신호정보로 도달한다. 상기 심볼 각각은 다음과 같은 특성을 갖는다.

A-1 비트는 복조 상태에서 대응 코드 심볼이 최대 연속 기준을 만족하는가 또는 그렇지 않는가를 표시한다. 여기에서, 상기 기준은 두개의 연속적인 신호변이 사이에서 최대한 10개의 채널 비트가 존재해야 한다는 것이다.

B-1 비트는 최소 연속 기준을 만족되는가 아닌가를 표시하며, 상기 기준은 두개의 연속적인 신호 변이 사이에서 최소한 3개의 채널 비트가 존재해야 한다는 것이다.

C-1 비트는 고주파수 엔벨로프의 아날로그 신호레벨이 충분히 고레벨인가 아닌가를 표시한다.

D-1 비트는 동기 상태의 질이 "양호"한가 "불량"인가를 표시한다. 상기 4개의 비트는 ROM(22)에 의해 다수의 다른 신뢰성 레벨을 형성하도록 디코드될 수 있다. 이와같은 선택은 예견된 형태의 에러에 의해 결정된다. 이는 쉽게 수행될 수 있으며 수정될 수 있다. 본원에 의한 실시예에서, 신뢰성 비트, A, B 사이에서 논리 OR- 기능이 이루어지는 간단한 방법이 선택된다. 만일 심볼이 한개(또는 두개 모두)의 기준을 만족하지 않는다면, 제 1 플래그 비트(F1)는 "1"로 설정된다. 이와같은 OR기능은 단 한개의 게이트에 의해 실현되며, 비트 c, d 는 무시된다.

버퍼(20)는 입력과 출력의 시간 설정을 위해 사용한다. 이와같은 수행에서, 두개 심볼의 저장 깊이가 만족되며 판독은, 회로 자체의 클럭 발생기(간략성을 위해 도시되지 않음)에 의해 발생되는 바와같은 라인(30)의 클럭 펄스에 의해 수행된다.

소자(34)는 4비트 판독/기록 메모리(36)에 적용하기 위한 양방향(디)멀티플렉서로서, 상기 (디)멀티플렉서는 특히 입력(24)상에서 사용하며, 디코딩 동작 및 삽입해제 동작을 수행한다. 삽입 해제 동작은 소정의 시작 어드레스를 갖는 각 시간에서 판독 및 기록 동작을 수행하므로써 어드레스 단계에서 수행된다. 그러나 이러한 것은 간략성을 위해 기술하지 않기로 한다. 메모리의 용량은 4비트씩 64K 위치에 달한다. 이들 위치는 접속부(24, 26)상에서 입력 흐름에 변동을 줄 수 있을만큼 많다. 각각 2비트 플래그 정보를 갖는 8비트 심볼은, 라인(32)상으로 전송된다. 추후 기술되는 바와같이 제 1 코드는 4개의 출력 신뢰성 레벨을 형성한다. 이들 레벨의 각각은 2비트 플래그 정보로서 기억 및 전송을 위해 코드되며, 이러한 처리를 위하여 비트 EEP/PES를 형성하는 카운터 F1…3CN 및 포인터 발생기에서 플래그 비트 F1…3은 분리 비트로 사용된다. 그러므로, 카운터 각각은 카운터를 증가시키기 위하여 특정 비트 패턴에 의해 활성화되는 입력 디코더를 구비한다.

심볼 처리에 있어서, 심볼은 메모리(36)로부터 판독된다(각 시간에서, 4비트, 단지 2 비트만의 신뢰성 정보). 결과적으로, 라인(38)은 단지 2비트의 폭만을 갖게 된다.

코드워드나 프레임(각각 32 및 28개의 심볼)의 처리는 FIFO 메모리(40)내로 심볼이 로드되고, 2비트 플래그 정보가 FIFO메모리 내로 로드되므로서 시작한다. 실제적인 수행에 있어서, FIFO 메모리(40, 42, 74)가 형성되어 단일 랜덤 억세스 판독/기록 메모리를 형성하는데, 이 메모리는 10비트(심볼+2비트 플래그 정보)로 이루어진 104위치의 용량을 갖는다. 설명을 간략히 하기 위해, 이하 FIFO 메모리에 대해서만 언급하기로 한다. 상기 메모리의 용량은 다음과 같다. 즉, 제 1 코드 디코딩은 32 심볼의 코드워드를 수신하고, 28심볼의 코드워드를 출력시키며, 제 2 코드 디코딩은 28심볼의 코드워드를 수신하고, 24심볼의 코드워드를 출력시킨다. 또한, 메모리(36)에 관한 시간적용 요구를 고려할때, 만일, 용량이 코드워드중 4개에 대한 카테고리중의 하나에 대해 전체 내용이 함께 취해질 수 있을만큼 충분하다면 시작적용 요구는 만족된다.

플래그 정보가 디코드되어 카운터 F1…3CN에서 카운트된다. 제 1 코드에 대해 단지 FICN만이 사용된다. 코드워드 처리에 시작에 있어서, 카운터는 간략성을 위해 생략된 신호(도시되지 않음)에 의해 제로로 리세트된다. 위치 "7"(111)이 임의의 시점에 도달될 때, 카운트 동작은 정지된다. 이와같은 상한선은 코드 용량을 기초로 하여 선택되지만 더 높은 카운팅 용량은 개선에는 도움이 되지 않는다. 그와 같은 개선은 정정될 수 있는 에러로부터 알 수 있는데, 이와같은 검출은 가장되고 공지된 에러에 관계한다.

메모리(44)는 수행될 디코딩 방법을 결정하는데 사용된다. 이것은 마스크 프로그램가능한 ROM으로, 그것의 내용은 관련 적용에 대해 최적한 방법을 얻기 위해 쉽게 수정될 수 있다. 이와같은 실시예는, 직경 12㎝인 광학 판독 디스크상에서 양질의 디지탈 오디오 정보를 저장하는 소위 "콤팩트 디스크"에 이용된다. 상기 메모리(44)는 여러가지 다른 신호를 출력시키는데, 상기 많은 출력은 두번 사용된다. 즉, 한번은 후에 설명되는 바와같이 결정 구조에서 실현되는 수행될 방법을 결정하는데 사용되며, 다른 한번은 상기 방법이 결정된 후 회로의 다른 부분을 활성화시키는데 사용된다. 상기 결정 구조는 특정 목적의 마이크로 프로세서에 의해 실현되며, 상기 마이크로 프로세서는 논리 유니트(70)(ROM2), 처리 메모리(F1-3CN, 멀티플렉서(68)), 프로그램 메모리(44), 프로그램 카운터(56)등으로 이루어져 있다.

메모리(44)의 출력(46)은 변별양을 나타내는 세개의 비트 신호 EVAL을 출력한다. 이들의 값은 비교기로서 작용하는 ROM(70)내에서 카운터 F1-3CN의 위치중의 하나와 비교되어진다. 일단 수행될 방법이 결정되면, 상기 출력은 포인터 발생기 (64)용 신호 NER을 형성하는데, 상기 포인터 발생기(64)는 관련 코드워드내에서 처리될 삭제 심볼 즉 "e"의 최대수를 표시한다.

메모리(44)의 출력(46)는 2비트 신호를 출력한다. 방법이 아직 결정되지 않았을 때, 이 신호는 멀티플렉서(68)가 세개의 카운터 F1-3CN 중 하나의 위치에 대해 도전되도록 하는 신호 FLSL이며, 다른 신호는 방법이 결정된 후, 삭제 심볼에 부가하여 정정될 에러 신호 즉 "t"의 최대양을 표시하는 디코더(72)용 신호 ANF이다. 여유분의 정도를 고려할 때 본 실시예에서 e+2t〈4이다. 또한, ROM(44)은 출력(50)에 1비트 정지 신호를 출력하는데, 상기 비트 신호가 저레벨인 경우, 방법의 결정은 계속 진행중에 있게 되며, 고레벨로 될때 실제적인 디코딩이 시작된다.

ROM(44)의 출력은 1비트 신호를 출력시킨다. 방법이 결정되는 동안, 상기 신호 COTS는 ROM(70)을 활성화시킨다. 따라서, 메모리의 두 입력 사이의 일치 또는 "더 큰"관계중의 하나가 테스트된다. 방법이 한 번 결정된다. 이 신호는 플래그 고정 소자(66)에 제 1 변별코드 ILCO의 두 비트중 하나를 형성한다.

ROM(44)의 출력(54)에서는 6개의 비트 신호가 출력된다. 방법이 결정되는 동안, 상기 신호는 6개의 비트 어드레스 NEAD에 관계하여, 카운터(56)는 어드레스 점프를 수행하도록 활성화된다. 일단 방법이 결정되면, 이 6개의 비트양은 부분적으로 사용된다. 두개의 제 1 비트는 제 2 변별 코드 FLGC로서 포인터 발생기(EEP/PES)(64)에 인가된다. 다음 비트는 제 1 변별 코드 ILCO(플래그 소정 소자(66)에 대한 보간 레벨코드)의 제 2 부분을 형성한다. 두 비트 ILCOψ, 1은 제 2 코드의 디코딩동안 심볼 플래그 비트동작을 제어한다. 마지막 3개의 비트 FHCO(플래그 고정 코드 혹은 위험 표시 코드)는 양 코드에서 인입하는 플래그비트를 출력하는 플래그 비트로 처리하도록 플래그 고정 소자(66)에 인가된다.

따라서, 메모리(44)는 13비트의 워드 길이를 갖는다. 6비트 어드레스는 클럭신호 PCCL의 제어하에 진행되는 프로그램 카운터(56)에 의해 제공된다. 라인(50)상의 신호의 제어하에서, AND-게이트(58)는 폐쇄되어 진행이 정지된다. 카운터는 여러 신호를 나타내는 입력을 포함하여 이에 따라 점프(새 어드레스 NEAD(54)의 로드)의 형성 여부가 이루어지거나 혹은 ROM(44)에 대한 어드레스가 증가한다. 마지막으로, 카운터는 디코딩의 초기에서 개시 위치에 이르기 위해 리세트 입력 REAC를 포함한다. 이 개시 위치 자체는 입력(62)에서의 신호, 즉 디코딩이 제 1 코드(32 심볼) 혹은 제 2 코드 (28 심볼)에 관계하느냐에 따라 결정되는 5개의 "0"비트와 다른 하나의 비트에 의해서 정해진다. 메모리(44)의 내용은 이후 상세히 기술하기로 한다.

라인(48)상에서 2비트 신호 FLSL의 제어중, 멀티플렉서(68)는 비교기로 작동하는 ROM(70)에 대해 카운터 위치F(1…3)의 하나만 연결시킨다. 상기 메모리는 메모리(44)으로부터 라인(46)상에서 이미 기술된 3비트 신호 EVAL를 수신하며, 선택적으로 라인(52) 신호의 제어하에서 다음의 두 테스트중 하나를 수행한다 : 〉EVAL 혹은 =EVAL.

방법 결정후에 정지 비트가 높아지면, 실제적인 디코딩이 시작된다. 카운터의 위치 F1CN, F2CN, F3CN(그들이 관계되어 있는한)와, 정정될 삭제 심볼의 수(NER, 라인(46)상의 신호에 의해 표시됨)는 FLFO(42)와 제 2 변별 코드 FLGC로부터 플래그 비트와 함께 포인터 발생기(64)에 인가된다. 상기 발생기는 각 심볼당 2개의 플래그 비트를 실제 디코더(72)에 인가할 수 있다. 즉 :

EEP : 관련 심볼은 삭제 심볼이다.

PES : 관련 심볼은 다음과 같이 추측된다 :

모든 삭제 심볼은 본원의 양호한 실시예에서 제 2 플래그 PES를 가지고 있다. 필요하고 또한 가능하다면, 소자(72)는 에러 심볼과 삭제 심볼의 정정을 수행한다. 상기 목적을 위하여, 상기 소자는 전체 코드워드에 대한 저장 공간을 구비한다. 동시에, 직접 진행 코드워드가 처리후 출력될 수 있으며, 직접 연속 코드워드가 처리전에 입력될 수 있다. 버퍼 메모리(42)로부터의 제 1플래그 비트 정보는 또 다른 버퍼 메모리(42)에 전송되며 상기 메모리(42)의 용량은 디코더(72)내에서 저장 지연에 대해 충분하다. 디코더(72)내에서 저장을 하는 것은 가능하다.

디코더(72)는 관련 코드(32와 28심볼)의 "장(long)" 및 "단(shot)"코드워드 사이의 변별을 위한 1비트 제어 신호를 수신한다.

디코딩 후에, 심볼(정정된 것이 아닌것)은 소자(72)에서 출력된다. 그때 상기 소자(72)는 매시간마다 한 심볼에 관계된 정보의 양을 출력시킨다.

SEL은 0이 아닌 심볼에 따라 정정되어지는 관련 심볼을 표시하며, 그러므로 이것은 삭제 심볼이나 에러 심볼일 수도 있다. 정정 "영"을 갖은 삭제 심볼은 따라서 표시되지 않는다.

더 나아가서, 전체 코드워드에 관련한다.

-UEP(1비트) : 코드워드는 정정 불가능하다.

-NEE(2비트) : 에러심볼의 수는 정정된 삭제 심볼수에 부가하여 알려진다.

-NSFL(3비트)는 값 "1"을 갖는 비트 SFL에 대한 심볼의 수를 표시한다.

-ERUF(1비트)는 부가된 에러심볼이 플래그 비트 PES에 의해 표시되지 않은 심볼 위치에서 발견되는 것을 나타낸다.

제 1 코드의 디코딩동안, FIFO(42)는 신호 EEP와 PES가 형성될 때까지 신뢰성 플래그를 저장하도록 작동하며, FIFO(74)는 신뢰성 플래그의 저장을 위해 작동하며, 반면에 코드 심볼과 플래그 EEP 및 PES는 정정을 수행하기 위하여 디코더(72)에서 수신된다. 디코딩 종료후, 디코드된 8비트 심볼은 출력(76)에서 나타나며, 코드 심볼당 FIFO(74)로부터 연결된 신뢰성 플래그는 플래그 고정 소자(66)에 인가된다. 제 1 코드(C₁)가 관련될 때, 처리 결과는 연결된 심볼 각각에 신뢰성에 관한 표시를 제공하도록 짧은 처리 작동후 출력(78)상으로 다시 출력된다. 버퍼(40)에 저장된 심볼은 라인(32) 및 멀티플렉서(34)를 통하여 저장을 위해 그들의 신뢰성 플래그와 함께, 메모리(36)에 인가된다. 제 2 코드에 있어서, 코드워드의 코드 심볼 시간 영역에의 삽입을 제거하기 위하여 메모리(36)의 정확한 어드레스에서 판독된다. 버퍼와 디코더(72)에 대한 더 이상의 제공은 제 1 코드에 대하여 기술한 방법과 동일하게 수행된다. 차이점은 다음과 같다.

- 방법 결정이 다를수도 있다.

- 워드 길이가 더 작다.

-디코드된 심볼이 출력될 때, 상기 심볼은 플래그 고정 소자(66)에서 플래그 정보가 처리된 후 소자(80)에 인가된다.

소자(80)는 연결된 코드 심볼과 함께 플래그 고정 소자(66)의 결정 플래그 URD를 수신한다. 결정 플래그는 2가이다. 결정이 네거티브인 것을 상기 값이 나타낼 때, 관련 코드 심볼은 필터 또는 보간 수단에 의해 마스크된다. 소자(80)는 제 1 도에 도시된 소자(156)등에 의하여 삽입해제를 수행한다. 또 다른 신호 처리 소자는 출력 (82)에 접속될 수도 있다.

제 3a, 3b 도는 디코더(72)의 블럭 다이어그램을 나타낸다. 상기 디코더는 네덜란드왕국 특허출원 제 8400629…(PHN 10.930)호와 유사한 점이 있다. 본 발명과 상기 특허출원과의 차이점은 보조 시스템(72)에서 크게 차이가 난다.

-이후에 기술될 실시예에서, 코드의 최소 거리 d는 심볼 (7 대신에)보다 큰 5와 같다.

-코드워드의 길이는 적어도 32이다.

-삭제 심볼수(NER)는 외부에서 인가되어 더 이상의 검출 카운트가 필요없다.

-코드의 제한된 특성에 기인하여 단계를 단순화할 수 있으며, 그에 따라, 세이빙(saving)은 필요한 내용의 수뿐만 아니라 처리 시간에 대해서도 가능하다.

코드 심볼은 8비트를 구비하며 초기치 및 약분 불가능한 다항식 x⁸+x⁴+x³+x²+1을 갖는 갈로이스 필드(Glois-field) GF(2⁸)로 한정된다. 코드의 발생기 다항식은 g(x)=pi(x-a^b+j)이며, 여기서, j=0…3 및 b=0이다. 디코딩에 있어서, 심볼은 FIFO버퍼(42)(제 2 도에서 단순화를 위하여 플래그 비트 정보의 접속은 생략됐다)로부터의 플래그 정보의 2비트와 8코드 비트를 RES 바이트-직렬식에 의해 수신된다. 더 나아가서, 심볼당 플래그 비트 PES는 제 2 도의 발생기(62)로부터 도달된다. 코드 심볼은 저장 신호 MW의 제어하에서 래치 회로 NWS에 저장된다. 그후, 심볼은 배타적-OR 회로 XOR에 인가되어 상기 심볼은 레지스터 ISψ…IS3에 저장된 예비 신드롬 심볼에 비트 정보로 가산된다. 따라서, 가산의 결과는 신호 IPT의 제어하에서 레지스터 SR에 일시적으로 저장되며, 리턴된 후 하나 혹은 그 이상의 "a"(=갈로이스 필드의 기본요소)에 의해 직렬 ISψ…IS3의 출력 레지스터에 곱해지거나 그렇지 않게 된다. 삼각형은 곱 연산을 나타낸다. 이래서 4중 궤환이 달성된다. 표시 Rψ…R4(R4는 다음 주기의 RO와 일치한다)는 매 싸이클마다 레지스터가 연속적으로 판독되고 (낮은 Ri 클럭 펄스 i=0…4) 그다음 다시 기입되는 것(높은 Ri 클럭 펄스)를 나타낸다. 모든 코드가 수신됐을때, 신드롬 심볼은 신드롬 판독 신호 SRD의 제어하에서 래치 회로 LAT를 통하여, 실제 디코더(제 2 연산수단)에 대해 이용가능하다. 개시 신호 SIP는 신드롬 발생기의 레지스터를 0으로 리세트 시킨다. 래치 회로 LAT는 3가 출력을 가지고 있다.

심볼 수신시, 상기 심볼은 멀티플렉서(200)를 통하여 2비트 플래그 정보, 비트 PES와 함께 저장되며, 부가적인 "0"비트에 의해 보충되는데, 메모리 SME에 있는 12비트의 양은 32위치의 용량을 가진다. 멀티플렉서(200)는 상기 신호 IPT에 의해 제어된다. 메모리 SME에 대한 어드레스는 ROM(202)에 의해 제공된다. 1 메모리 사이클동안, 메모리 SME는 판독 및 기록될 수 있다. 재기록된 심볼은 판독된 심볼의 갱신된 것 또는 다음 코드워드의 심볼일 수도 있다. ROM(202) 자체는 카운터 LOC에 의해 제어된다. 상기 카운터는 코드워드의 수신 개시시 위치 HEXCψ=a³¹로 세트되는데, 이 카운터 위치는 각 리세트 단계에 대한 반응에서 심볼 "a"에 의해 분할 된다. 그 구조는 선형 카운터 보다 다소 복잡하나, 회로의 잔여부를 간단하게 할 수 있다. 신호 IPT는 카운터에 대한 인에이블 신호로서, 신호 MW는 리세트 신호로서 작용하며, 신호 SIP는 최초의 세팅을 실현하는데 사용한다. 따라서, 선형 감소된 카운터 위치는 대수 결정 장치 LOG(256 워드)를 구비하는 메모리(202)내에 형성된다. ROM(202)내의 전용 부분 LOG를 작동케하는 선택신호는 QRD이다. 16비트 신호들은 매번 출력에 나타나는데, 그 값은 비반전 형태이다. 이 신호에 의하면 또 다시 회로의 간략성이 얻어진다. 어드레스 SMEAD은 8개의 비반전 출력 비트들중 6개의 최하위 비트를 포함한다. 버스(214)는 제 3a 도에 일부분, 제 3b 도에 일부분이 도시된다. 이하에서 설명된 버스(206)도 마찬가지이다. 이들 버스간의 소자(224)는 두번 도시된다.

메모리(202)의 다른 출력 비트들은 이후 상세히 설명하기로 한다. 심볼들은 래치회로(204)상의 판독 제어 신호 MR에 의해 메모리 SME에서 판독 동작 (메모리(202)로부터의 어드레스)을 개시함으로써 갱신된다. 배타적 OR 회로 (208)의 입력 버스(106)는 정정 심볼을 전송하고, 정정된 심볼은 멀티플랙서(200)를 통해 메모리 SME에 다시 저장된다. 매번 정정값=0일때마다, 신호 COR이 나타난다. 상기 신호는 PES=0(세트/리세트 플립플롭(210)은 Q출력에서 1을 출력한다)인 심볼에서 나타날 때, AND 게이트 (213)는 플립플롭(210)을 절환하여, 관련 코드워드에 대해 비-서브셉트(non-suspect)심볼이 정정되었음을 표시하는 신호 ERUF를 형성하며, 그리하여 전체 코드워드는 서브셉트되며, 이같은 인식은 제 2 도의 플래그 고정 소자(66)내에서 사용된다. 코드워드의 개시시에 있어서의 ERUF의 리세팅은 간략화를 위해 생략된다. 비트 COR은 이미 "0"으로 채워진 비트 위치내의 메모리 SME에 저장되며, 전술된 신호 SFL로서 작용한다. 메모리 SME로부터 두개의 비트 플래그 정보는 배타적 OR 회로(208)를 우회한다. 신호 COR은 제 6a 도에서 언급된 신호 NSFL를 형성하기 위하여 3개의 비트 카운터(212)에서 카운트된다. 코드워드의 개시시에 있어서, 카운터(212)는 신호 RS에 의해 리세트된다. 코드워드의 정정의 종료시에 있어서, 심볼들은 RES로부터의 두개의 비트 플래그 정보 및 플래그 SFL(=COR)(플래그 PES는 무시됨)와 더불어 출력 COS에 이용가능하다. 따라서, 메모리 SME는 플래그 비트의 중간 저장을 위한 기능뿐만 아니라 내부 저장 기능을 가진다.

소자(202, 216, 218, 220, 222, 224)는 갈로이스 필드 GF(2⁸)에서 계산을 실행하기 위한 부시스템을 형성한다. 처리될 심볼은 버스(214)로부터 도달하며, 메모리(202)는 다음의 세가지 동작을 선택적으로 수행할 수 있다.

첫째, LOG부분은 수신된 심볼 a^j의 대수 j를 결정한다. 승산은 두개의 지수를 부가하는 것에 의해 보다 쉽게 수행될 수 있다.

둘째, QEQ부분은 부정확한 심볼에 대한 국한 정보를 발견하기 위하여 방정식 X²+X+B(QRD를 통하며, BMEM(222)로부터의 B)=의 평방근을 결정하여 이경우, 신호 QRD는 QEQ부분을 선택하고, 3-상태 버퍼(224)가 도전 상태로 되게 하여 양 B가 기억, 소자(222)로부터의 인출될 수 있게 한다.

셋째, OOR부분은 심볼 순위번호 a^j의 값 j가 코드워드(32 또는 28심볼)의 실제 길이내에 있는지 바깥에 있는지의 여부가 판단된다. "바깥"에 있는 경우, 에러 신호는 라인(226)상에서 발생된다. QEQ, LOG부분의 처리 결과는 소자(216, 218)로 출력된다(메모리 SME의 어드레싱은 이미 기술되었음) OOR부분은 QRD의 값에 무관하게 항상 활성 상태이며, 또한 두개의 코드간의 판별을 위해 선택 신호 C1 C2를 수신한다. 다른 동작은 두개의 코드에 대해 OOR 1, 2 부분을 구별하는 것에 의해 상징적으로 표시된다.

소자(218)는 신호 INV의 선택적인 제어하에서 반전 형태 또는 비반전 형태로 메모리(202)의 출력값을 저장하는 8비트 레지스터이다. 따라서 이 레지스터는 또한 멀티프렉서 효과를 갖는다. 저장 제어는 디코더의 내부 순서기에 의해 공급되는 프로그램 신호 AWR과 클럭 신호 SYCL(심볼 클럭)간의 AND 기능에 의해 수행된다. 소자 (216)는 8-비트 가산기이다. 이 소자는 메모리(202)로부터 수신된 심볼과 그의 반전된 값간의 선택을 위한 제어 신호 INV, 가산동작(두 심볼의 곱)이 행해지게 하는 신호 MUL 및 신호 ZSS를 수신한다. 신호 ZSS는 제로 심볼이 승산에서 인수로 작용할 때 소자(216)의 출력에서 결과 "제로"(HEXψψ)을 생성하는 역할을 한다. 이같은 목적을 위해, 제로 심볼 검출기는 버스(214)에 접속된다 제로 심볼은 무엇보다도 8비트의 NOR게이트(228)를 구비한다. 이 게이트는 제로비트들만으로 구성된 심볼의 제어하에 "1"을 출력한다. 이 게이트에는, 신호 AWR 및 심볼클럭 SYCL의 AND기능(이 기능은 소자(218)에 심볼을 기록하는 데에도 사용됨)에 의해 작동케되는 래치 회로(230)가 접속된다. 또한 여기에는 인에이블 신호 MUL에 의해 도통케 되는 인에이블 게이트(232)와, 신호 ZSS를 최종적으로 공급한 OR게이트(234)가 제공된다. 따라서 정정 동작은 인수로서 작용하는 제로 심볼들에 대해 확실하게 된다.

가산기(216)는 8비트 심볼과, 또한 출력 캐리신호를 표현하는 제 9 비트를 출력한다. 소자(220)는 역대수 발생기이다. 만일, 캐리가 가산기(126)에 의해 형성되지 않으면, 출력 심볼 a^j은 수신된 심볼 j로부터 형성된다. 만일 이러한 캐리가 가산기(216)에 의해 형성된다면, 소자(220)내에 있어서, 출력 심볼 a^j+1은 수신된 심볼 j로부터 형성된다. 8비트의 512워드에 대한 ROM의 형성에 있어서의 구성은, 어드레스가 재차 계산되는 셋업 보다도 더 빠르도록 하여야 한다. 같은 처리 문제점은 당해의 GF가 226개의 소자들을 구비함으로써 야기된다. 그러나, 가산은 모듈 -255에서 수행된다. ROM(220)은 비반전 형태 및 비트식 반전형태로 심볼을 다시 출력한다. 이 메모리의 이중 기능은 ILOG 및 ILOGA(역 대수)로의 분할에 의해 상징화된다. 블럭(222)은 비반전 및 비트식 반전 출력, 전체 16비트의 출력으로 구성된 8비트 레지스터를 표시한다. 이 출력은 버스(206)를 통해 16비트로 입력에 다시 제공된다. 잔여부에 대해, 출력정보의 "비반전"부분만이, 정정 심볼로서 배타적 OR 회로(250) 또는 3상태 버퍼(224)에의 공급을 위해 사용된다. 게다가, 소자(222)는 다수의 논리 기능의 실시를 위해 제어 신호 SCOS, BWR, MUL 및 BAC를 수신한다.

소자(222)의 입력에는, 소자(220)의 출력 및 멀티플렉서에 의해 신호가 공급되는 배타적 OR 회로가 접속된다. 신호 BAC의 제 1 값은 버스(206)상의 신호에 대해 멀티플렉서가 도통 상태로 되게 한다. 제 2 값은 "0" 심볼에 대한 발생기와 같은 멀티플렉서를 제어한다.

배타적 OR 회로의 출력은 제 2 멀티플렉서 회로의 제 1 입력을 형성한다. 제 2 멀티플렉서 회로의 제 2 입력은 3상태 버퍼(224)에 의해 도통 또는 도통되지 않는 버스(214)상에서 8비트 심볼을 전송한다. 이 제 2 입력은 신호 MUL=0(승산이 수행되지 않음), BAC=0(제 1 멀티플렉서 기능으로 엔드 어라운드(end-around)를 결합함) 및 BWR=1(기록 신호 제어 )일때 도통된다. 다른 모든 경우에 있어서, 제 1 입력는 도통 상태이다. 제 2 멀티플렉서의 기능의 출력에는 레지스터 기능이 접속된다. 만일 MUL=1(승산) 또는 BAC= 1(엔드-어라운드의 비결합) 또는 BWR=1(기록 제어)인 경우, 레지스터가 채워질 것이다. 모든 3개의 제어 신호가 0값을 가지면, 그 내용이 보존된다.

3상태 버퍼(224)는 신호 QRD+SYCL×(MUL+BAC)에 의해 작동되며, GF 유니트내에서의 가능한 별개의 처리 및 메모리(238)에의 기억을 위해서 버스(214)에 레지스터(222)의 비반전 내용을 도통시킨다(이후 참조). 신호 SYCL은 회로의 내부 클럭 발생기에 의해 발생되는 심볼 클럭이다. 신호 QRD는 프로그램 (레지스터 PSR)에 의해 형성되어 ROM(202)중의 소자 QEQ가 작동되게끔 한다. 신호 QRD는 버스(206)상의 비트 "5"와 AND게이트(236)내에서 조합된다. 이 비트는 만일 방정식 X²+X+B=0이 해를 갖지 못하고, 즉, 관련 워드가 정정할 수 없을 경우에는 "1"이다. 형성된 신호 NRT는 워드의 또 다른 처리가 종료되게끔 테스트 소자(240)에 인가된다. 또 다른 처리가 종료되게끔 테스트 소자(240)에 인가된다. 당해의 2 워드의 심볼들을 COS와 같은 출력이다.

보조 메모리(238)는 버스(214)에 양방향으로 접속되며, 그것은 두개의 메모리 HME(8비트의 8워드) 및 WME(8비트의 4워드)와 삭제 위치(8비트의 4워드)에 대한 버퍼를 구비한다. 이 보조 메모리는 다양한 중간 결과를 위해 사용된다. 섹션 EEPF는 카운터(240)에 의해 어드레스 되는데, 상기 카운터는 코드워드가 수신될 때, 또한 디코딩 시작될때 심볼 RES로 초기 설정되며, 카운팅은 EEP 플래그로 이루어진 심볼이 수신될 때 및 다음의 삭제 위치가 판독되어 질때(ERD)수행된다. 상기 섹션에서의 기록동작동안, 카운터 LCO의 위치는 삭제 위치를 지정하므로 FIFO 버퍼가 얻어지게 된다. 또한 클럭 신호 SYCL에 의한 동기화가 도시된다.

그러므로, 메모리(238)는 기억 섹션 HME, WME, EEPE 및 제어 디코딩을 부호화하는 I/O파트로 이루어져 있다. 다음의 제어 및 어드레스 신호가 수신된다 : HAD, WA, HME, WME용 어드레스.

EEP : EEPF내의 기록동작

WWR, WRD : 각각 WME내의 기록 및 판독 동작

HWR, HRD : 각각 HME내의 기록 및 판독 동작

IDS : 보조 메모리내에서 직접 및 간접 기록 사이를 선택한다(즉, 소자 OCA(216)를 통해).

SRD : 기억용 레지스터 ISψ…3으로부터 신드롬 심볼의 판독을 제어한다(래치회로 LAT 참조).

ERD : 판독/삭제 위치(EEPF로부터).

디코딩 순서는 파트 PSR, SEQ, ROM, SCO에 의해 수행된다. 소자 SCO는 7비트 어드레스 카운터이다. 소자 SEQ ROM은 각각 30비트로 이루어진 128워드의 용량을 갖는 제어 메모리이며, 소자 PSR은 마이크로 프로세서 클럭의 반전된 값 MPCL의 제어하에서 각 시간이 로드된 프로그램 상태 레지스터이다. 메모리 SEQ ROM의 30개의 출력 신호는 제 3c 도에 도시된다. 제 1 비트는 메모리 섹션 HME내에서 기록 및 판독 사이를 선택한다. 제 2 비트는 메모리 섹션 WME내에서 기록 및 판독 사이를 선택하며, 제 3 및 제 4 비트는 제어 카운터로 공급하는데 이용된다. 그러므로 한 명령의 실행시간은 3, 4, 5 또는 6클럭 사이클이 되도록 결정될 수 있다. 이들 두개의 비트(제 3, 제 4 비트)는 카운터로 로드된 후 고정치로 감소된다. 따라서 다음 메모리 위치의 어드레스를 가능케 한다. 제 5 비트는 신드롬 심볼의 판독을 제어하며, 제 6 비트는 반전을 제어하며, 제 7 비트는 승산을 제어한다. 제 8 비트는 가산을 제어하며, 제 9 비트는 레지스터 기억을 제어한다. 제 10 비트는 다른 레지스터 기억을 제어하며, 제 11비트 및 제 12 비트는 메모리 유니트 WME용 어드레스를 형성한다. 제 13 비트 내지 제 15 비트는 메모리 유니트 HME용 어드레스를 형성한다. 제 16 비트는 상술된 직접/간접 동작을 제어하며, 제 17 비트 내지 제 19 비트는 디코드된다. 즉, 값(0…4)에 대해, 이들 비트는 삭제 위치의 수를 나타낸다(4이상은 코드의 코드거리 때문에 불가능하다). 더 큰 값은 다른 신호를 위해 이용된다. 제 20 및 제 21 비트는 보통 프로그램이 계속된다는 것을 지시하는 비트 (K=0)이며, 정정은 불가능하다(K=1). 또는 정정이 완성되었다(K=2), 점프 제어로 동작하라(K=3)등이다. 제 22 비트는 심볼 위치가 워드 길이와 정합되었는가 그렇지 않은가를 결정하는 테스트를 실행하도록 제어한다. 제 23 비트는 정정이 수행된다는 것을 표시한다. 제 24 비트 내지 제 30 비트는 점프가 행해질 때 새로운 어드레스로서 작용하는데, 이들 비트는 어드레스 카운터 SCO로 복귀한다.

또한, 어드레스 카운터 SCO는 5개의 다른 신호를 수신한다. 즉,

JMP : 점프가 수행된다.

STP : 정지 제어

프로그램 상태 레지스터 PSR로부터의 두개 비트인 TIMψ, 1는 사이클 길이를 표시한다. 신호 SCOS는 카운터 위치를 감소시키는 클럭 펄스이다.

마지막으로 , 회로는 여러가지 상태가 테스트될 테스트 보조 시스템을 구비한다(제 3d, 3e 도의 플로우 챠트 참조), 다음의 신호가 수신된다.

NER : 워드내의 삭제 심볼의 수를 나타낸다 (제 2 도내의 방법 ROM(44)에 의해 제시된다).

ANF : NER의 수에 부가하여 에러 심볼(비삭제 심볼 )의 최대 허용가능한 수를 나타낸다.

RAT : 심볼 위치가 워드내에 위치하는가 그렇지 않은가를 결정하기 위한 레지스터 ψSR로부터의 요구신호를 표시하며, 그러므로 섹션 OOR의 출력이 활성화된다.

ZSS : 제로 심볼

NRT : 방정식 X²+X+B=0의 해가 없다.

MPST : 모든 소자가 초기 상태로 되도록 마이크로 프로세서를 시작한다.

TSH : 관련 사이클이 마지막 SYCL클럭 펄스에 도달하는 것을 지시하는 보조 신호

상기 보조 시스템은 다음 신호를 출력한다.

LIEP : 정정 불가능

NCE : 정정된 에러수

STP : 상술된 것과 동일

JMP : 상술된 것과 동일

디코딩용 플로우챠트에 대한 설명은 다음과 같다.

제 3d, 3e 도는 실제적인 디코더(제 2 도의 소자(72))의 동작을 나타낸 플로우챠트이다. 블럭(300)에서 모든 심볼이 취해지는 순간에 시작된다. 블럭(302)에서, 4개의 신드롬 심볼 (Sψ…3)이 판독되며, A는 Sψ가 된다. 블럭(304)에서 삭제 심볼의 수가 ψ인가 아닌가 검출된다. 이 때, 제로라면, 제 1 컬럼은 분리된다 플로우챠트의 설정은 다음과 같다. 즉, 에러 심볼이 존재하지 않는다면, 시스템은 제 2 컬럼 이상으로는 절대 진행하지 않으며, 단지 한개의 에러 심볼이 존재한다면, 시스템은 제 3 컬럼 이상으로 진행하지 않는다.

삭제 심볼이 존재할 때, 블럭(312)에서 제 1 삭제지시기 X₁이 판독되는데 결과적으로, 제 1 의 3개 심볼은 지시된 바와같이 수정되며, 보조양 B는 상기 수정된 신드롬 심볼과 동일하게 한다. 지금부터 S₃은 무시하기로 한다. 블럭(314…324)에서, 다수의 삭제 심볼이 요구될 때마다 부정의 경우에 신드롬들은 수정되며, 양 C 및 D가 연속적으로 요구된다. 마지막으로, 블럭(324)에서는, 에러 심볼 Y4 =D가 위치 X₄에서 결정된다. 순차적으로 블럭(326, 328, 330) 각각에서, 공지된 위치는 분할에 의해 제거되며, 다음 에러 심볼이 발생한다. 정정은 블럭(332)에서 완성된다. 에러 심볼의 수가 4보다 작을 때, 블럭(306, 334, 336, 338)에서 연속 신드롬 심볼이 제로값을 가지는지 아닌지를 결정하는 동안 제 1 컬럼이 남게 된다. 또한, 블럭(340, 342, 344)에서, 연속적인 삭제 심볼의 수가 테스트된다. 그러므로, 완전하게 정정된 코드워드는 직접 블럭(332)으로 진행한다. 삭제 심볼을 4개 이하 포함한 코드워드는 부분적으로 제 1 컬럼을 우회하는 루트를 따른다. NER=3에 있어서, 블럭(324)은 우회하는데, 만일 이때, 두번 수정된 신드롬 심볼이 계속 0이 아닐때 워드는 정정 불가능하게 되어 시스템이 블럭(366)으로 진행한다. NER=2에 있어서, 만일 신드롬 심볼 Sψ, S₁이 모두 제로일 경우 블럭(320, 324, 326)은 우회된다. 만일 Sψ=0이고 S₁=0일 때, 에러 심볼 위치는 블럭(354)에서 결정되는데, 상기 위치는 워드의 길이내에 위치되어야만 한다 (356). 만일, 위치된다면, 시스템은 블럭(326)으로 진행하여 두개의 삭제 심볼이 정정되며, 에러 심볼이 위치 설정된다. 만일 블럭(338, 352, 356)내의 테스트 결과가 한개라도 부정이라면, 워드가 정정 불가능이기 때문에 시스템은 블럭(366)으로 진행한다.

삭제 심볼 NER= 1, S₁, S₂, Sψ의 수가 제로라면, 시스템은 직접 블럭(314)에서 블럭(330)으로 진행하며, 정정이 완성된다. 상기 경우에서 Sψ 또는 S₁가 제로가 아니라면, 워드는 정정 불가능하게 된다(만약 S₂=ψ), 그러나, S₂=0이면, 시스템은 블럭(335, 348)으로 진행하여 테스트가 수행된다. 시스템은 관련 컬럼을 거쳐 블럭(328)로 진행하여 상술된 표현이 제로값을 갖는 경우에만 한개의 삭제 심볼과 한개의 정정 심볼을 정정한다.

만일 NER=0이고, 한개(또는 들)의 신드롬 심볼 S₂, S₃=0라면, 블럭(308)에서 테스트가 수행된다. 블럭(348)에서 처럼 S₂, S₃=0이면, 이미 기술된 컬럼을 블럭(364)아래에서 완성되며, 시스템은 블럭(330)으로 진행하여 한개의 에러 심볼을 정정한다. 블럭(308)내의 함수가 제로가 아닐때, 블럭(368)에서 양 C가 결정된다. 즉 양 C는 블럭(370)에서 테스트된 제로와 동일하다(실제적으로, 상기 테스트는 블럭(348)에서 수행된 것과 동일하다). 그 다음, 양 D가 계산되며 (그리고 테스트된다) 제 1 에러 심볼의 위치는 이미 기술된 ROM(QEQ)내의 판독동작에 의해 결정된다.

다음, 제 2 에러 위치가 결정되며 두개의 위치는 코드워드내에 위치해야만 한다(378, 382). 그후 블럭(384)에서 신드롬 Sψ는 갱신되며, 이러한 처리는 두개의 삭제 심볼에 관계된 경우와 동일하다. 다른 기능성들이 도면에서 유사하게 수행된다.

제 4 도는 포인터 발생기(64)내의 신호 EEP(삭제 위치제외)를 형성하기 위한 장치의 블럭 다이아그램이다. 삭제 위치는 "하디스트(hardest)"플래그의 카운팅 합을 기초로 하여 예견된다. 삭제 위치의 수는 방법 결정 메모리(44)에 의해 공급된 수 NER보다 크지 않다. 회로는 방법에 필요한 플래그 EEP의 수를 분배하여 먼저, F1플래그 비트가 적용가능한 심볼에 할당한다. 제 2 코드에 있어서, 이와 같은 허용할 수 있는 수중 나머지는 F2 플래그가 적용될 수 있는 심볼에 할당된다. 임의의 여분 플래그는 두 코드 모두에 이용되지는 않는다. 이 회로는 두 판독 전용 메모리 (84)(3 비트로 구성된 8워드), (86)(6비트로 구성된 32워드), 두개의 3-비트 카운터 (90, 92), 세개의 OR게이트(94, 96, 98), 그리고 세개의 AND게이트(100, 102, 104)를 포함한다. 또다른 실시예에서, 판독 전용 메모리는 소위 말하는 와일드 논리 회로로 대체되지만, 조합기능은 동일하게 유지된다.

판독 전용 메모리(84)는, 이미 기술된 바와같이, 코드워드당 처리될 삭제 심볼의 수 즉, 최소 0이고 최대 4를 나타내는 신호 NER을 수신한다. 이러한 심볼의 수는 수반될 방법에 의해 결정되고 판독 전용 메모리(44)에 의해 공급된 양이다. 4 보다 보다 큰 값은 사용되지 않는다. 신호 NEEP는 여기에서 유도되는데, 이 신호는 삭제 심볼로 처리될 심볼이 없을 경우 (NER=0)에만 참(true)이다. 더우기, 판독 전용 메모리(84)에서, 처리될 삭제 심볼의 수 (1, …4)는 판독 전용 메모리(86)에 인가되는 2비트 삭제 신호 d₄에 기록된다. 메모리(86)의 다른 입력 정보는 F1플래그(F1CN)의 카운팅 합으로 구성된다. 다음 정보는 메모리에서 형성된다.

(a) 쌍 F1CN, NER의 최소값과 동일한 3개의 비트 양 DC₁, (여기서 DC₁는 F1플래그가 포인터로 적용되는 삭제 심볼의 수를 표시함).

(b) 차(NER-DC₁)와 동일한 3비트 크기 DC₂다.

신호 SEDC의 제어하에서, 카운터(94)는 정보 DC₁로 로드되고, 이 카운터가 제로 위치에 아직 도달되지 않는 동안, 이 경우 3 비트 단계중 최소한 한 비트가 논리 1을 포함하므로 OR게이트(94)는 1을 출력한다. F1플래그가 실제 심볼에 나타날때 AND게이트(100)는 1을 출력하고 카운터(90)는 라인(91)상에서 한 신호만큼 줄어든다. 카운터(90)가 위치 0에 있을 때 OR게이트(94)는 1신호를 전혀 수신하지 않으며 카운팅 감소작용이 저지된다. 더 나아가, 각각의 감소 펄스는 OR게이트 (98) 및 AND게이트(104)를 통하여 신호 EEP로 출력된다. 단일 삭제 심볼이 신호 EEP가 블로킹 때문에 형성될 수 없는 경우는, 단일 삭제 심볼이 관련 코드워드(따라서 단지 에러 심볼)용으로 고려되지 않을 때에만 한한다. 정보 DC₂는 플래그 F2가 포인터 심볼로 작용하는 삭제 심볼의 수를 나타낸다. 플래그 F1, F2의 정보에 기인하여, 이들은 결코 동일한 심볼에 대해 동시에 발생하지 않는다. 출력 신호 DC₂는 출력 신호 DC₁과 동일한 방식으로 처리된다.

포인터 발생기의 다른 부분에 있어서, 제 5 도는 신호 PES(가능 에러)를 형성하는 장치를 도시한 것이다. 신호 EEP가 한 심볼을 주의(suspect)심볼로 되게 하여 이 심볼이 거의 확실히 정정되는 동안 신호 PES는 부정확한 정정에 대한 표시로서 완전히 무혐의 심볼(PES=0)을 정정하는데 이용하기 위하여 검색(제 3a 도)의 게이트(213)으로써 이용된다. 3개의 제 1 플래그 F1…3)은 OR게이트(106, 108)에 의해 결합된다. 제 2 의 변별 코드 FLGC는 방법 결정 메모리(44)에 의해 공급된다. FLGC가 "0"값을 가질때, 플래그 F1이 통과되며 즉, PES=F1이다. FLGC가 "10"값을 가질 때, PES 심볼은 플래그 F1및 F2의 OR기능과 동일하게 된다. FLGC가 "1"값을 가질때, PES는 전체 세 플러그 F1, F2, F3의 OR기능과 동일하게 된다. OR게이트(116)은 AND 및 NAND게이트 (100, 112, 114)의 출력 신호를 결합한다. AND게이트(110, 112, 114)에서의 원은 반전 입력을 의미한다. 더 이상의 플래그 카테고리 (F2, F3)를 PES 플래그 비트로 변환함으로써, 안전한 여유도가 증가된다. 다른 한편, 코드워드에서 PES플래그의 수를 최소화하는 장점이 있다. 왜냐하면 그렇지 않을 경우 PES플래그로 표시되지 않은 심볼에서의 정정은 불가능하기 때문이다. DRUF 플래그가 매우 양호한 신호 기구임을 알 수 있다.

제 6a 도, 제 6b 도 및 제 6c 도 는 제 2 도의 플래그 고정 소자(66)의 다이어그램이다. 제 1 코드의 코딩 결과를 근거로, 우선 이 고정 소자는 제 2 코드에 의해 처리될 심볼에 대한 플래그 비트 F1, F2, F3(또다시 2비트 플래그 정보로 인코딩됨)을 형성한다. 더 나아가, 이 회로는 출력 심볼과 함께 제 2 도의 소자(80)에도 인가되는 신호 URD(신뢰할 수 없는 데이타)를 형성한다. 각각의 심볼의 경우, 대부분의 플래그 비트 F1, …3가 주어지는데, 즉, 부정확(혹은 부정확하게 정정된)심볼의 가능성의 실제 예측을 제공하는 플래그 비트가 주어진다. 제 1 코드에 대한 코드워드의 전체 심볼은, 항상 아무 플래그 비트도 얻지 못하거나 또는 동일한 플래그 비트 F1, F2, F3을 구하여 제 2 코드의코드워드내에서 F1로 표시된 심볼이 플래그 F2나 F3으로 표시된 심볼보다 더 부정확하게 되기 쉽다. 또한, F2로 표시된 심볼은 F3으로 표시된 심볼보다 더 많이 주의를 받는다.

회로(제 6a 도)는 판독 전용 메모리(170)(4비트로 구성된 128워드), (172)(4비트로 구성된 128워드), (174)(4비트로 구성된 8워드)와, OR게이트(176, 178, 180, 181, 188)와, AND게이트 (182, 184, 186, 190)를 포함한다. 필요하면, 판독 전용 메모리는 와일드 논리회로로 대체된다. 판독 전용 메모리(170)는 정보 UEP(과도하게 많은 수의 부가 에러 심볼로 의해 디코딩이 불가능하였음), ERUF(포인터 비트 PES로 표시되지 않은 심볼 에러, NEC(삭제 심볼외의 정정 에러의 수(2비트)), 그리고 NSFL(정정이 실행된 디코딩에 의해 나타난 SFL플래그의 수)을 수신한다. 이 판독 전용 메모리의 내용은 수반되는 방법과는 무관하다. 제 6b 도는 실행가능한 입력 신호 NSFL, NCE, ERUF 및 UEP, 그 출력신호 DRM, 그리고 정정된 심볼 t의 수효와 삭제 심볼 e의 수의 상태를 도시한 것이며, 다른 가능성은 없다. 다른 가능성이 없다는 것은 본원에 사용된 코드의 거리가 d=5이기 때문에 e+dt〉4인 경우 정정 불가능하다는 뜻이다.

판독 전용 메모리(172)는 4비트 코드 d₄뿐만 아니라 3비트 정보 FHCO를 수신하며, 이 정보 FHCO는 방법 결정 정보(44)를 포함하는 판독 전용 메모리에 의해 공급되는 소위 플래그 고정 코드나 위험 표시 코드이다. 이 코드는 위험을 나타낸다. 제 6c 도는 판독 전용 메모리(172)에 의해 형성된 함수를 도시한 것이다. 3 비트 코드 FHCO에 대한 모든 가능성은 수평축(상단)을 따라서 구성된다. 좌측 컬럼은 입력 코드(제 6b 도의 결과)에 대한 가능성을 포함한다. 이 컬럼은 3비트 코드(8)로서의 결과 d8a(a)와 비트 d8b를 포함한다. x는 일반적으로 부정확한 정보를 의미하며, n은 프로그램되지 않음을 뜻하고 상기 문맥에서는 부정확한 정보를 의미하는데 실제로 항상 0이 프로그램된다. 판독 전용 메모리(174)는 2에서 넷중 0/1로 코딩되는 4비트 코드 d8a를 수신한다. 이 코드가 0 일때 출력 플래그는 발생되지 않는다. 코드가 1일때 관련 코드워드의 모든 심볼은 F1플래그를 구비한다. 코드가 2일 때 관련 코드워드의 모든 심볼은 F2플랙그를 구비한다. 코드가 3일때 모든 관련 코드워드의 모든 심볼은 F2 플래그를 구비한다. 코드가 3일때 모든 관련 코드워드의 모든 심볼은 플래그를 구비한다. 코드가 7일때 관련 코드워드의 모든 심볼은 게이트(181)에서 URD출력 플래그로 변환되는 MUT플래그를 구비한다. F1플래그로 표시된 심볼은 이미 기술된 바와같이 대부분의 주의 심볼이다.

메모리(172)에 의해 형성된 비트는, 회로의 나머지 부분에 의해 형성된 신호 URD에 대해 AND게이트(190)를 (비)차단하는데 이용된다. 도시된 바와같이 이 신호는 제 5도에 도시된 것과 거의 비슷한 회로로 형성된다. 제 1 변별 코드 ILSO(0, …1)는 방법 결정메모리(44)에 의해 다시 공급된다.

F1, …F3 플래그는 주로 FHCO=(0, …4)인경우에서의 출력이고, 이 코드는 신뢰성 코드를 나타낸다. FHCO=5에 있어서, 단일 에러나 삭제 심볼이 발견되지 않았을 경우(제 6b 도의 제 1 라인) F2플래그만이 출력된다. FHCO=6, 7에 있어서 UEP(정정불능)표시의 위험이 있기 때문에 전혀 플래그가 출력되지 않으며, FHCO=7이고 정정 불능 상태일 경우 ERUF=1이나 UEP=1에 의해 신호화된)정보 "7"이 메모리(172)에 의해 출력된다. 이것은 문제점이 없는 상황이 존재할 경우라도 정정이 실행될 수 없는 것을 의미한다. 이러한 현상은 콤팩트 디스크의 주사 기간동안 검출기가 제 1 트랙에서 제 2 트랙으로 점프할때 발생된다. 완전히 부정확한 심볼은 1코드워드내에서 집단화된다. 후처리(보간등)는 신호 URD에 의해 신호화되여 그때 활성화된다.

제 7a 도, 제 7b 도, 제 7c 도, 제 7d 도, 제 7e 도 및 제 7f 도는 수행될 방법에 대한 결정선도를 도시한 것이며 즉, 실제 디코더외의 부분(제 3 도의 (73))에 대한 결정 선도를 도시한 것이다. 제 7a 도는 제 1 (C1)코드에 관계된다. 우선, F1플래그(N1)의 수가 제로인가 아닌가 결정된다. 만약 제로이라면 (Y), 방법 결정 장치는 제로 삭제 심볼과 둘이상의 에러 심볼을 포함하는 코드워드가 처리됨을 나타낸다. F1플래그의 수가 제로와 다를 경우(N), 수가 정확히 1인지 아닌지 테스트된다. 크기 FLGC, FHCO, ILCO는 방법 결정 판독 전용메모리(44)의 필요한 출력 신호를 표시한다. 뒤이어 정정이 가능한가 아닌가 검출되고, 정정이 가능하다면 실행된다.

정정이 불가능하면 관련, 표시는 제 2 도 및 제 3 도에서 설명된 하나나 그 이상의 소자에 의해 주어진다.

따라서, 최종의 브랜치는 두가지 가능성이 초래된다. 이 장치는 다른 수의 F1플래그에 대해 유사하게 작동한다. 디지트 1, …12는 표지이다. 세 하위 라인은 매 코드워드당 F1, F2, F3플래그의 수를 포함하며, 도면의 잔여 부분은 이러한 경우를 처리할 여러가지 브랜치 순차를 도시한 것이다.

제 7b 도는 제 2 코드 (C₂) 에 대한 것과 동일한 것을 도시한다. 방법 결정에 있어서, F₂플래그의 수도 또한 처리된다(N2). 도면은 다수의 직접적인 경우를 도시한다. 1과 4사이의 다수의 F1플래그의 경우 분리 처리는 가능하며, , 상기 처리는 각각 제 7c 도 내지 제 7f 도에 도시된다. 때때로 F3플래그의 수도 또한 고려된다. 최종적으로 실행할 수 있는 각각의 경우는 정정 불가능 상태 뿐만 아니라 정정 가능 상태를 초래한다.

Claims

제 1 및 제 2 리드 솔로몬 코드에 의해 에러가 방지되는 일련의 연속 수신가능한 코드 심볼 디코더로서, 제 2 코드의 코드워드의 심볼들 각각은 제 1 코드의 그들 자체의 각 코드워드에 할당되며, 상기 디코더는 각각 신뢰성 정보에 연관된 제 1 코드의 코드 심볼용 제 1 입력(24, 28)과, 제 2 코드의 코드워드 중 적어도 전체 심볼들이 존재할 때까지 제 1 코드중 소정의 갱신된 또는 갱신되지 않은 데이타 심볼을 저장하기 위한 저장 수단(36)과, 코드중 임의의 코드워드에 대해 신드롬 심볼을 형성하기 위한 제 1 연산 수단과, 수신된 코드 심볼, 발견된 신드롬 심볼 및 필요하다면 제 2 코드의 코드 심볼과 연관된 신뢰성 정보를 기초로하여 갱신 정보에 의해 갱신되거나 갱신되지 않은 제 2 코드의 데이타 심볼을 사용자 출력 (82)측에 표시하도록 위치정보 및 에러 정보로 구성된 갱신 정보를 형성하기 위하여 제 1연산 수단에 의해 제공된 제 2 연산 수단과, 제 1 코드의 코드워드에 포함될 심볼들의 형성을 위해 수정되거나 수정되지 않은 신호화 정보를 가산하기 위한 플래그 처리 수단을 포함하는 코드 심볼 디코더에 있어서, 디코딩 방법을 결정하기 위하여 제 1 코드의 코드워드에 대한 집합적인 신뢰성 정보를 수신하는 제 1 입력을 포함하는 제 1 방법-결정장치 (44, 56, 65, 70)가 제공되며, 상기 방법-결정 장치는 관련 코드워드에서 처리될 소정의 삭제수와, 정정가능한 것으로 받아들여지는 최대의 에러 심볼수를 규정하며, 상기 플래그 처리 수단은 제 1 코드(UEP, ERUF, NCE, NSFL)의 디코딩에 연결되는 신호화 정보를 워드형으로 수신하는 제 1 입력과, 방법 결정 장치로부터 위험 표시 코드 (FHCO)을 수신하는 제 2 입력과, 관련 코드워드의 각 심볼에서 제 2 코드의 디코딩을 위해 최소한 3가의 제 2 플래그 정보(0, F3, F2, F1)를 형성하기 위한 제 1출력을 포함하는 플래그 고정 소자(66)를 구비하는 것을 특징으로 하는 코드 심볼 디코더.
제 1 항에 있어서, 디코딩방법을 결정하기 위하여 제 2 플래그 정보를 기초로 하여 형성되며 제 2 코드의 코드워드에 대한 집합적인 신뢰성 정보를 수신하는입력을 포함하고, 관련 코드워드에서 처리될 소정의 삭제 심볼수와 정정가능한 것으로 받아들여지는 최대 에러 심볼수를 규정하는 제 2 방법 결정 장치가 제공되는 것을 특징으로 하는 코드 심볼 디코더.
제 2 항에 있어서, 제 2 코드의 코드워드 디코딩용 플래그 고정 소자(66)는, 각각의 코드 심볼에 대해 다가의(multivalent) 제 2 플래그 정보(0, F3, F2, F1) 및 정정 표시(SFL)를 수신하는 제 3 입력과, 소정의 신뢰성 레벨 이하에서 제 2 플래그 정보에 의해 표시되는 심볼에 대해 사용자 장치의 제 2 출력상으로 거절 신호(URD)를 선택적으로 할당하기 위하여 방법 결정 장치로부터 제 2 변별코드(ILCO)를 수신하는 제 4 입력을 구비하는 것을 특징으로 하는 코드 심볼 디코더.
제 3 항에 있어서, 플래그 고정 소자(66)는 제 1 및 제 2 입력에서 수신된 정보를 기초로하여 제 2 출력에 대해 차단 및 비차단 신호를 형성하기 위한 논리 수단 (170, 172)을 구비하는 것을 특징으로 하는 코드 심볼 디코더.
제 1 항에 있어서, 매 코드 심볼당 수신가능한 최소한 두개의 신뢰성 데이타를, 제 2 연산 수단과 연속 형태로 제 1 방법 결정 장치에 공급하도록 관련된 코드 심볼에대해 다가의 제 1 플래그 정보로 변환하기 위한 제 1 디코더(22)가 제공되는 것을 특징으로 하는 코드 심볼 디코더.
제 1 항에 있어서, 제 1 코드의 코드워드에 대한 제 1 플래그 정보를 합산하기 위한 제 1 카운터가 제공되며, 상기 카운터의 출력은 제 1 방법 결정 장치의 부분을 형성하는 논리 유니트(70)에 연결되고 논리 유니트(70)의 출력은 제 1 방법 결정 장치의 제어 입력(60)에 연결되는 것을 특징으로 하는 코드 심볼 디코더.
제 6 항에 있어서, 제 2 코드의 코드워드에 대해 다가의 제 2 플래그 정보를 분리 합산하기 위한 다수의 제 2 카운터 (F1CN, F2CN, F3CN)가 제공되고, 상기 제 2 카운터의 출력은 선택 소자(68)를 통하여 제 2 방법 결정 장치의 부분을 형성하는 논리 유니트(70)에 연결되고, 논리 유니트(70)의 출력은 제 2 방법 결정 장치의 제어 출력(60)에 연결되는 것을 특징으로 하는 코드 심볼 디코더.
제 7 항에 있어서, 상기 제 1 카운터는 상기 제 2 카운터의 일부분을 형성하는 것을 특징으로 하는 코드 심볼 디코더.
제 6 항에 있어서, 임의의 방법 결정 장치는 순차 회로를 포함하고, 연결된 제어 입력은 어드레스 점프 제어용 점프 제어 입력인 것을 특징으로 하는 코드 심볼 디코더.
제 9 항에 있어서, 임의의 방법 결정 장치는 방법 결정 완료후 결정된 방법으로 회로의 소자를 더 활성화시키기 위해 정지 출력(50)을 구비하는 것을 특징으로 하는 코드 심볼 디코더.
제 6 항에 있어서, 코드워드에 대한 신뢰성 정보를 수신하기 위한 제 1 입력수단(42)와, 처리될 삭제 심볼의 수를 방법 결정 장치로부터 수신하기 위한 제 2 입력 수단(46)과 임의의 카운터로부터 카운터를 수신하기 위한 제 3입력과, 상기 수의 범위에 대해 불충분한 신뢰성 정보(F1, F2)에 의해 표시되는 코드 심볼에 삭제 플래그(EEP)를 배치하기 위한 변별 수단(84, 86, 91, 92)과, 상기 제 2 연산 수단에 연결된 출력 수단을 포함하는 포인터 발생기가 제공되는 것을 특징으로 하는 코드 심볼 디코더.
제 6 항에 있어서, 코드워드에 대한 신뢰성 정보를 수신하기 위한 제 1 입력수단(42)과, 방법 결정 장치로부터 제 2 변별 코드(FLGCψ, 1)를 수신하기 위한 제 4 입력 수단과, 제 2 변별코드에 의해 표시된 것보다 낮은 레벨의 신뢰성을 나타내는 수신된 신뢰성 정보를 가능한 에러 심볼 표시(PES)로서 제 2 연산 수단에 출력하기 위한 제 2 출력 수단을 포함하는 포인터 발생기(64)가 제공되는 것을 특징으로 하는 코드 심볼 디코더.
상기와 같은 기록용 기록, 센터링, 구동 및 판독 수단을 구비하고, 또한 제 1 항에 청구된 바와 같은 디코딩 장치를 구비하는 광학적으로 판독 가능한 기록 캐리어용 플레이어에 있어서, 재생할 수 없는 오디오 신호값은 마스크 장치에 제공되는 것을 특징으로 하는 기록 캐리어용 플레이어.
제 2 항에 청구된 바와 같은 디코딩 장치를 구비하는 광학적으로 판독가능한 정보 매체용 플레이어에 있어서, 동일 부분을 이용하면서 제 1 코드의 워드와 제 2 코드의 워드에 대해 교번적으로 작동하는 단일 방법 결정 장치가 제공되는 것을 특징으로 하는 정보 매체용 플레이어.
제 1 항에 청구된 바와 같은 디코딩 장치를 구비하는 광학적으로 판독 가능한 정보 매체용 플레이어에 있어서, 제 1 및 제 2 연산 수단은 동일부분을 이용하면서 제 1 코드의 워드 및 제 2 코드의 워드에 대해 교번적으로 작동하는 것을 특징으로 하는 정보 매체용 플레이어.
제 1 항에 청구된 바와 같은 디코딩 장치를 구비하고, 판독 전용 메모리를 구비하고 순차 기계로 작동하는 방법 결정 장치도 또한 구비하는 디지탈 식 판독가능한 정보 매체용 플레이어에 있어서, 판독 전용 메모리의 출력은, (a) 프로그램 단계를 실행하기 위해 방법 결정장치의 입력에 접속되는 것과, (b) 방법 결정후 결정 소자의 선택적 제어를 위해 디코딩 장치의 다른 방법 결정 소자의 입력에 접속되는 것을 특징으로 하는 디지탈식 판독 가능 정보 매체용 플레이어.
제 1 항에 청구된 바와 같은 디코딩 장치를 구비하는 디지탈식 판독가능한 정보 매체의 판독하기 위한 시스템에 있어서, 마스크 프로그램 가능한 판독 전용 메모리를 구비하는 방법 결정 장치가 제공되는 것을 특징으로 하는 디지탈식 판독 가능 정보 매체 판독용 시스템.