JP2545061B2

JP2545061B2 - 復号装置

Info

Publication number: JP2545061B2
Application number: JP60040235A
Authority: JP
Inventors: コンスタント・ポール・マリー・ヨゼフ・バツヘン; レオナルダス・マリア・ヘンドリカス・ユミエル・ドリエツセン; ルデイ・ウイレム・ヨゼフ・ボーレン; ロデウエイク・バレンド・ブリエス
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1984-02-29
Filing date: 1985-02-28
Publication date: 1996-10-16
Anticipated expiration: 2011-10-16
Also published as: AU579050B2; BR8500845A; AU3927185A; ES540706A0; DE3575249D1; KR920004931B1; EP0156413A1; NL8400630A; EP0156413B1; JPS60204126A; KR850007176A; SG120892G; CA1229170A; US4683572A; ES8608250A1; HK15993A; ATE49328T1

Description

【発明の詳細な説明】本発明は、逐次受け取ることのできるコードシンボル
の流れ（ストリーム）に対する復号装置に関するもので
あって、該コードシンボルは誤りに対して１番目のリー
ド・ソロモン符号及び２番目のリード・ソロモン符号
（コード）により防護されている。２番目のリード・ソ
ロモン符号のコードワードのシンボルの各々は、１番目
のリード・ソロモン符号のそれぞれのコードワードに割
り当てられている。

復号装置は、１番目のリード・ソロモン符号のコード
シンボル用及びそれに付帯する信頼性情報用の１番目の
入力を有する。該復号装置には記憶手段があり、これは
２番目のリード・ソロモン符号のコードワードの少なく
とも全シンボルが揃って存在するまで、１番目のリード
・ソロモン符号の任意の更新されたシンボルを記憶す
る。該復号装置には１番目の算術手段があり、これはリ
ード・ソロモン符号の任意のコードワードに対しシンド
ローム・シンボルを形成する。また、該復号装置には２
番目の算術手段があり、これは１番目の算術手段から情
報を与えられて、受け取ったコードシンボルに基づいて
見出されたシンドローム・シンボルを形成するため、及
びもしそれが望ましいならば、該コードシンボルに付帯
する信頼性情報に基づいてロケータ情報及び誤り情報か
ら成る更新情報であって該更新情報を用いて更新された
か若しくはされていない２番目のリード・ソロモン符号
のデータシンボルをユーザー出力上に提示するところの
更新情報を形成するためのものである。更にまた、フラ
グ処理手段＜flag processing means＞が設けられて、
これは、１番目のリード・ソロモン符号のコードワード
に付帯する信頼性情報及び該１番目の符号のコードワー
ドに関する２番目の算術手段の処理結果に基づいて、２
番目のリード・ソロモン符号のコードワードに含まれる
べきシンボルに変形されたか若しくはされていない信号
することの情報＜signalization information＞を加算
するためのものである。

この種の復号装置は特願昭58−7,473号明細書から既
知である。この既知の復号装置では、復調中にコードシ
ンボルに無効ビットを設けるようにしている。このビッ
トは種々の用途に用いることができる。コードワードが
過剰な数のフラッグを立てたコードシンボルを含む場合
には、関連するコードワードの全部のシンボルに１個の
無効ビットを設ける。また、１個の無効ビットを設けた
１個のシンボルを補正しない場合には、所望に応じ関連
するコードワードの全部のシンボルに１個の無効ビット
を設けることもできる。更にまた、所定の限度内では無
効ビットを誤りロケータとして用いることができるた
め、コードの補正容量が全体として増大する。無効ビッ
トが正しいか又は正しくないかを示す戦略又は計画は左
程柔軟性のあるものでなく、その結果、コードの使用用
途が著しく制限されるようになる。

本発明の目的は、単位コードシンボル毎に多値フラグ
情報を用いることによりコードの柔軟性及び補正容量を
増大し得るように、適切に構成した復号装置を提供せん
とするにある。

この目的は、本発明により上記復号装置に１番目の戦
略決定手段（戦略決定デバイス）を設けることにより達
成され、該デバイスは復号戦略を決定するために１番目
のリード・ソロモン符号のコードワードの信頼性情報を
収集＜aggregate reliability information＞を受け取
る１番目の入力を有する。この戦略は必然的に、関連の
コードワード中で取り扱われる消失シンボル＜erase sy
mbols＞の予め定められた数及び訂正可能なものとして
受容される誤りシンボル＜error symbols＞の最大数を
必要とする。フラグ処理手段は、１番目のリード・ソロ
モン符号の復号に係わる信号することの情報をワード単
位で受け取る１番目の入力と、戦略決定デバイスからリ
スク表示コードを受け取る２番目の入力とを有する。１
番目の出力が、関連のコードワードの各シンボルに対
し、２番目のリード・ソロモン符号の復号のための少な
くとも３値の二次＜secondary＞フラグ情報を形成す
る。このようにして、準拠すべき戦略は最適の結果を達
成するのに適合することができる。更にまた、この戦略
の結果は２番目のリード・ソロモン符号用の二次信頼性
を生成するのに使われる。

上記復号装置に２番目の戦略決定デバイスが設けられ
ることが好適であって、該デバイスは、二次フラグ情報
に基づいて形成された２番目のリード・ソロモン符号の
コードワードの信頼性情報の収集を受け取る入力を有す
る。復号戦略は関連のコードワード中で取り扱われる消
失シンボルの予め定められた数及び訂正可能なものとし
て受容される誤りシンボルの最大数に立脚する。従っ
て、２番目のリード・ソロモン符号の信頼性情報の収集
に基づいて戦略は再度最適化される。

２番目のリード・ソロモン符号のコードワードを復号
するためのフラグ硬化エレメント＜flag−hardening el
ement＞は、各コードシンボルに対して多値の二次フラ
グ情報と訂正表示とを受け取るための３番目の入力を有
することを、また、選択的にシンボルに割り当てるため
の１番目の識別コードを戦略決定デバイスから受け取る
ための４番目の入力を有することを好適とし、該１番目
の識別コードは、二次フラグ情報により、ユーザー装置
に接続された２番目の出力上の不的確信号＜reject sig
nal＞中に予め定められた信頼性レベルを下廻っている
ものとしてと表示されている。従って、２番目のリード
・ソロモン符号の復号結果に基づいて、ユーザー・シン
ボルの（不）信頼性＜（un）reliability＞に関する現
実的な予想が与えられる。

フラグ硬化エレメントは、その２番目の出力に対しブ
ロッキング／非ブロッキング信号＜blocking/unblockin
g signal＞を、その１番目及び２番目の入力上に受け取
った情報に基づいて形成するための論理手段を有するこ
とを好適とする。それ故に、関連のコードワードに対す
る全体的予想の観点からは、例えばそれが既にフラグ・
ビットを具えたシンボルのみに対するものとしても、復
号結果が貧弱であるときに、非ブロッキングが行われ
る。

また、本発明は上述した復号装置を具え、光学的に読
み取り得る媒体のプレーヤにも関する。このプレーヤで
は単一戦略決定装置を設け、これより同一の構成素子を
用いながら第１コードワード及び第２コードワードに対
し交互に作用させる。従って構成素子を著しく節約する
ことができる。

以下、図面を用いて本発明の実施例を詳細に説明す
る。

（コードの説明）コードを説明するために第１図に復号装置のシンボル
表示を示し、第２図に実際の構成素子及びサブシステム
を有する構成を示す。光学的に読み取り得るレコードか
ら発生する信号は入力端子124に到来する。即ちこれら
信号はチヤンネルシンボル次いで制御シンボルに従って
ブロックに編成されたアナログ信号である。このブロッ
クの他の編成は次の通りである。即ち12個のデータシン
ボル、４個の冗長シンボル、他の12個のデータシンボル
及び他の４個の冗長シンボルがこの順に編成される。

ブロック毎の最後の４個の冗長シンボルは第１リード
−ソロモンコードに関連し、その他の冗長シンボルは第
２リード−ソロモンコードに関連する。両リード−ソロ
モンコードの最小距離はｄ＝５とする。コードワード毎
にその数がｅ個の消去シンボル（位置が既知で誤り値が
未知）及びその数がｔ個の誤りシンボル（位置及び誤り
値が未知）を補正することができ、且つその数がｓ個の
誤りシンボル（位置が未知で誤り値を考慮しない）を検
出することができるため、ｅ＋2t＋ｓ≦ｄ−１の関係を
得ることができる。このコードは光学的に読み取り可能
な回転自在のレコードに対するいわゆる“コンパクトデ
ィスク”に用いて高品質のオーディオ情報を記憶するこ
とができる。しかし本発明はかかる用途に限定されるも
のではない。

ブロック128は高周波デコーダ兼同期装置を示す。こ
のブロック128は先ず最初に、受信した信号のHF包絡線
に対するアナログ検波器を具える。この際、高周波数の
振幅は信号対雑音比の目安、従って受信した信号の信頼
性の目安となる。この振幅を識別値と比較して２進信号
に変換する。次いでブロック128にはチャネルビットレ
ベルの識別器を設けてチャネル信号からチャネルビット
の流れを形成し得るようにする。これらビットは、例え
ばフェーズロックループによりチャネル信号から取り出
した１個のビット同期信号の制御のもとで形成する。更
にブロック128にはチャネルビットから同期シンボルを
検出すると共に多数（例えば３個）の順次の同期シンボ
ル（各々が関連するブロックから到来）間の多数決決定
を行ってブロック同期信号を形成する検出手段を具え
る。この多数決決定を３アウトオブ３（three−out−of
−three）決定とする場合は、受信情報の信頼性に関し
正の表示を得ることができ、もしこの多数決決定を２ア
ウトオブ３（two−out−of−three）決定とするなら
ば、その場合は負の表示が得られるようになる。傷害同
期シンボルは正しくないため、これを認識することはで
きない。又、順次の同期シンボルの相互位置が互いに影
響を受けると、その距離が不正確となる。また、それ以
外の同期認定を用いることもできる。

従ってブロック128は次の４つのカテゴリの信号： − ライン130に発生するチャネルビット； − ビット同期信号、この信号はブロック120にも供給
して他の変調を同期し得るようにする； − ブロック同期信号、この信号を、ブロック120及び
実際のデコーダ／デ・インターリービング（decoder−/
de−interleaving）装置（素子144その他）にも供給し
てチャネルブロックの始端及び終端を表示し得るように
する（同期接続は説明の便宜上省略する）； − 信頼性表示信号、この信号は素子126に供給され、
ここで遅延（ブロック120の遅延に相当）された後装置
の他の部分に供給する。信頼性／非信頼性は各シンボル
に対して表示する。同期の信頼性は１つのブロックの全
部のシンボルに対して同様に表示する；の４つの信号を発生する。説明の便宜上サブシステム12
8の構成素子は図示しない。

これがためチャネルワードは接続部130に直列に到来
する。即ちデータシンボル及び冗長チャネルシンボルは
常時14個のチャネルビット及び３個の間隔ビットを具え
る。復調器120では先ず最初に直並列変換を行い、間隔
ビットを有する１つの完全なチャネルシンボルが毎回接
続部140に現れるようにする。実際の直並列変換器及び
必要なクロックシステムは説明の便宜上省略する。ブロ
ック134は変換素子を示しこれにより正しく受信した14
個のビットチャネルシンボルを８重接続部138への関連
する８ビットコードシンボルと接続部136への“ゼロ”
シンボルとに変換する。チャネルワードが正しくない場
合には種々の可能性が存在する。先ず最初に任意のシン
ボル例えば“00000000"を接続部138に形成し、論理“1"
シンボルを接続部136に形成する。或いは又、正しくな
いチャネルシンボルをできるだけこれに関連する正しい
チャネルシンボルに変換し、補正したチャネルシンボル
を関連するコードシンボルに変換することもでき、時と
してはこれを１回の操作により行うことができる。又１
つのチャネルシンボルの単一のビット誤りを修復すこと
ができる。即ち数個のコードシンボルを同一の確率（正
しくないチャネルシンボルと数個の正しいチャネルシン
ボルとの間の同一のハミング距離）で形成し得る場合に
は予定の戦略に従って正しいコードシンボルの１つを置
換シンボルとして選択する。一般に多重ビット誤りは抵
当に補正することはできない。次いで正しいチャネルシ
ンボルを８ビット復調シンボルに変換する。この変換も
暗黙に行い得るため復調は１操作で実行することができ
る。正しくないチャネルシンボルを受信したことは、零
以外の１つのフラグビットによって接続部136に信号を
発生することができる。これは、本発明の好適な例では
実現しない。復調中に発生すべき他のフラグビットにつ
いて以下に説明する。好適な例ではかかる他のフラグビ
ットのうちの２個のフラグビットを用いる。これがため
出力端子142には復調器120からの２個のフラグビットに
関し毎回１個のコードシンボルが現れ、ライン122には
このコードシンボルに関する他の信頼性情報が現れ、ブ
ロック128からの接続部（説明の便宜上省略）には１個
の同期クロック信号が現れる。この復調自体は本出願人
による英国特許第2,083,322号明細書に記載されてい
る。上述した可能性のほかに、コードシンボルの信頼性
に対する信号発生の他の可能性もある。ブロック134は1
4ビット幅のアドレス及び10ビット（又はそれ以上）幅
の出力データ通路を有する読み出し専用メモリ（ROM）
として構成することができる。コードビットへの変換を
行う場合には２個の順次チャネルシンボル間に毎回存在
する間隔ビット（３個）を無視することができる。所望
に応じ信頼性情報を形成するために間隔ビットを考慮す
ることができる。その理由はこれら間隔ビットも変調制
約を満足する必要があるからである。従ってこれら間隔
ビットは直接前のチャネルシンボルの一部分を形成する
ものとみなすことができる。

回路の残部の誤り補正に対しては制御及び同期シンボ
ルを無視する。ブロック144は多重入力端子142および32
個の出力端子を具えるデマルチプレクサを示す。このデ
マルチプレクシングはシンボル状に行うため各出力端子
は、関連する信号性情報を含む単一の完全なコードシン
ボルを受けるようになる。好適な例（第２図）ではデマ
ルチプレクシングをタイムドメインで行う。ディジット
“1"により示される例えばブロック146のような多数の
ブロックによってこれに供給されるシンボルを、関連す
る信頼性のある情報を含む32個のシンボルを正しく接続
部142に到達する時間に相当する時間周期だけ遅延す
る。構成素子148,149を反転器とし、これにより誤り補
正コードのパリティシンボルを反転させる。構成素子15
0は、既知のパリティチェックマトリックスを用いる第
１誤り補正コードの再生兼補正素子とする。第１及び第
２コードのパリティチェックマトリックスは完全に同一
の構成とするがその大きさは相違させる。この補正自体
を以下詳細に説明する。構成素子144から受信した32個
のシンボル毎に再生兼補正素子150の出力側に28個の８
ビット出力シンボルを発生させ、全部の出力シンボルは
以下に説明するその多重信号情報に付随させるようにす
る。これがため構成素子150の出力側の総合データ率は
接続部142のシンボル率の28/32＝7/8倍となる。数字１
乃至27で示されるブロック152によって受信したシンボ
ルを遅延してデ・インターリービング効果が導入される
ようにする。ブロック152内の数字“1"は構成素子120に
より32シンボルの群の予め定められた数（４）の出力に
相当する時間周期だけの遅延を示す。従って数字“14"
は上記時間周期の14倍の時間間隔を示す。これがため構
成素子150による28シンボル出力の群の各シンボルは関
連する新たに形成された28シンボルの群に割当てられる
ようになる。従ってバースト誤りの効果が高い時間間隔
に亘って広がるため一般に新たに形成された28シンボル
の群の各々には少数の正しくないシンボルが含まれるだ
けである。

構成素子154は、既知のバリティチェックマトリック
ス〔Ｈ〕を実現することにより補正を行い得る第２誤り
補正コードの再生兼補正素子とする。データ処理機構を
以下詳細に説明する。再生兼補正素子154の出力側には2
8個の（インターリーブされた）入力シンボルの各群に
対し24個の８ビットデータシンボルが現れ、これらデー
タシンボルもそれ自体の信号情報に付随する。これがた
め構成素子154の出力側の総合データ率はライン142のシ
ンボル率の24/32＝3/4倍となる。ディジット“1"で示さ
れるブロック156のようなブロックによってこれに供給
されるシンボルを、各々が関連する有効ビットを含む32
個のシンボルの数である整数（２）の群が接続部142に
到来する期間に相当する時間周期だけ遅延させるように
する。ブロック158はユーザの装置（図示せず）への出
力端子160に正しい順序で到来する24個のシンボルを表
わす並直列変換器とする。各シンボルは信号情報を具え
る。32個のデータビット（即ち４データシンボル）によ
ってステレオ再生用の１オーディオ読み取り信号を正し
く構成する。４個のデータシンボルの１個を無効にする
場合にはオーディオ信号の全部又はその一部分が無効と
なり、これに対し１個以上の隣接オーディオ信号から取
り出した補間信号が置換されるようになる。このマスキ
ングは本例では説明しない。

（発明の背景及び原理）復号原理は以下の諸点に基づくものである： − 第１コード（C1,ブロック150における補正）及び第
２コード（C2,ブロック154における補正）に対してシン
ボルの信頼性情報を用いて補正戦略を決めると共に適応
選択により誤りシンボル及び消去シンボルの補正を高い
確率で達成し、正しくない補正の危険性を十分に小さく
する； − 双方のコードに対してはシンボル及び冗長シンボル
の信頼性情報を共に戦略に従って用いる。； − 双方のコードに対して誤りシンボルや消去シンボル
の理論的な最大補正を行う装置を用いるのが好適であ
る。； − ２個のコードを多重に用いて双方のコードに対する
復号を同一の装置で行う； − 前述したサブシステムにより供給し得る信頼性のあ
る種々のレベルの第１コードを用いる。しかし好適な例
ではこの数を説明の便宜上２とする； − 第２コードでは信頼性４レベルを用いる（即ち無フ
ラグビット,F3フラグビット,F2フラグビット,F1フラグ
ビット，毎回非信頼性が増大する順序で）。これら信頼
性のあるレベルは、第１コードの復号中に発生する情報
即ち第１コードに追従する復号戦略、この復号戦略の結
果及びこの復号処理が用いられ復調器により供給される
信頼性のある情報から決める； − 復号の開始前、受信した信頼性情報をフラグプロセ
ッサで処理する。このフラグプロセッサによって、復号
中追従すべき戦略即ち消去シンボルの数及びこれを超過
する誤りシンボルの最大数を決め、且つ前述した所の１
部分として消去シンボルの位置および推測シンボルの位
置をも決め、更に復号結果から出力フラグビット形成す
る； − フラグプロセッサにより行うべき戦略を読み出し専
用メモリ（ROM）によって決める。このROMは容易にマス
クプログラムを行うことができる； − 戦略決定装置及び実際のデコーダによって各コード
に対する順次装置を個別に構成する。これら装置はコー
ド毎にパイプライン編成で作動するためデコーダは追従
すべき戦略が決まった後にのみ作動する；の諸点に基づく。

（復号装置の一般的なブロック図）第２図は本発明による復号装置の一般的なブロック図
を示す。装置の手順は次の通りである。１つのコードワ
ードを処理し得る前にそのコードシンボルの全部をその
信頼性情報と共に処理メモリ（36）に記憶する必要があ
る。コードワードの処理は、シンボルをバッファ40内に
ロードすると共にその主フラグビットをバッファ42にロ
ードすることにより開始する。種々のフラグビットは計
数器Ｆ（１…３）CNで計数する。次いでシーケンサを作
動させ、このシーケンサを主としてアドレス計数器56及
び戦略決定ROM44により構成する。従って復号中追従す
べき戦略は計数器Ｆ（１…３）CNの位置を基として決
る。戦略が決まった後“停止”ビットが高レベルとな
り、アドレス計数器56が停止する。次いで実際の復号作
動が開始する。即ちデコーダ72、補助フラグを形成する
ためのEEP/PES発生器64、及びフラグ硬化素子66を作動
させて他の処理又はユーザに対しフラグビットを発生さ
せるようにする。上述した所を更に詳細に説明する。

コードシンボルとしては８ビット幅のコードシンボル
が入力端子24に到来し、同期パルスを有するコードシン
ボルが入力端子26に到来し、且つ４ビット幅の信頼性即
ち信号情報を有するコードシンボルが入力端子28に到来
する。この４ビット幅の信頼性は、各シンボルに対し
て：Ａ− 関連するコードシンボルが復調時最大シリーズ規
準を満足していないか否かを示す１ビット。この規準
は、「２つの順次の信号変換間で多くとも10チャネルビ
ットを有する」である；Ｂ− 最小シリーズ規準が満足されているか否かを示す
１ビット。この規準は、「２つの順次の信号変換間で少
なくとも３チャネルビットを有する」である；Ｃ− 高周波包絡線のアナログ信号レベルが十分に高か
ったか否かを示す１ビット；Ｄ− 同期の品質が“良好”であるか“不良”であるか
を示す１ビット；というものである。これら４ビットを適宜選択してROM2
2により多数の種々の異なる信頼性レベルを形成し得る
ようにする。この場合のビットの選択は前述した型の誤
りによって、即ちROMをマスクプログラマブルにするこ
とによって決め、この選択は容易に実現及び変更するこ
とができる。本例ではこれを簡単に達成、即ち信頼性ビ
ットＡとＢとの間の論理和（logic OR）機能によって達
成する。シンボルが一方（又は双方）の規準を満足しな
い場合には主フラグビットF1を“1"にセットする。この
OR機能は単一ゲートにより達成される。この場合ビット
Ｃ及びＤは無視される。

バッファ20は入力及び出力の時間適合に用いる。一般
に２つのシンボルの記憶深度は相違する。従ってその読
み取りは回路自体のクロック信号発生器（図示せず）に
より発生するライン30のクロックパルスによって行う。

構成素子34はビット幅の読み取り／書き込みメモリ36
に適合する双方向性（デ）マルチプレクサ構体とし、こ
れによって入力端子24のフロー変動に適合させると共に
デ・インターリービングを実現する復号を行うようにす
る。このデ・インターリービングは毎回予定のスターテ
ィングアドレス及びアドレスステップで書き込み及び読
み取りを実行することにより行うが、これは説明の便宜
上ここでは詳細に示さない。メモリ36の容量は、各々が
４ビットの位置64k個とする。これら位置を著しく多く
して接続部24,26の入力フローの変動に対しても適合し
得るようにする。８ビットシンボルは夫々２ビットフラ
グ情報と共にライン32に移送する必要がある。以下説明
するように第１コードによって４出力信頼性レベルを構
成する。これらレベルの各セットを記憶及び移送に対し
２ビットフラグ情報として符号化する。例えば計数器F1
…3CN及びビットEEP/PESを形成するポインタ発生器のプ
ロセスに対してはフラグビットF1…３を個別に用いる。
これがため計数器の各々は特定のビットパターンにより
作動して計数器を増分させる入力デコーダを具える。

シンボルをプロセスするためにこれらシンボルはメモ
リ36から（毎回４ビットを、但し信頼性情報は２ビット
のみに関連する）読み取られる。これがためライン38は
２ビットのみの幅を有するものとする。コードワード又
はフレーム（夫々32及び28シンボル）のプロセスは、シ
ンボルを先入れ先出し（FIFO）メモリ40にロードし、２
ビットフラグ情報を先入れ先出しメモリ42にロードする
ことにより開始する。物理的な実現を行うためには先入
れ先出しメモリ40,42,72を適宜構成して単一のランダム
アクセス読み取り／書き込みメモリを形成し得るように
する。このメモリの容量は、10ビット（シンボルと２ビ
ットフラグ情報）の位置104個とする。説明の便宜上以
下先入れ先出し（FIFO）メモリの例についのみ説明を行
う。このメモリの容量は以下に示すようにする。第１コ
ードの復号には32シンボルのコードワードを受信して28
シンボルのコードワードを出力し、第２コードの復号に
は28シンボルのコードワードを受信して24シンボルのコ
ードワードを出力し得るようにする。又メモリ36に対し
て時間適応を考慮する必要があり、この場合には容量が
コードワードの４つのカテゴリの各々の全内容に対して
少なくとも十分となるようにする。

フラグ情報を復号して計数器F1−3CNで計数する。本
例では第１コードに対しては計数器FICNのみを用いる。
コードワードの処理の開始時にはこれら計数器をリセッ
ト信号（説明の便宜上省略する）により０にリセットす
る。計数器は任意瞬時に位置“7"（111）に到達すると
計数を停止する。この計数上限はコードの容量を基にし
て選定する。計数容量が高ければ一層改善されるとは限
らない。この改善度は補正し得る誤りの部分から決る。
更にこの検出はシミュレートされた既知の誤りに関連す
るようになる。

メモリ44を用いて追従すべき復号戦略を決めるように
する。このメモリはマスクプログラムし得るROMとする
ためその内容を容易に変更して関連する適用に対する最
適の戦略が得られるようにする。本例は特に、直径がほ
ぼ12cmの光学的に読み取り可能なディスクにオーディオ
情報を高品質でディジタル記憶するいわゆる“コンバク
トディスク”システムに適用するものである。このメモ
リ44によって種々の異なる信号を発生し、多数の出力は
２回用いられる。即ち最初は以下に説明するデシジョン
構造で達成される追従すべき戦略を決めるために用い、
次いでこの戦略の決定後回路の他の部分を作動させるた
めに用いる。上述したデシジョン構造は、論理装置70
（ROM2）、プロセッシングメモリ（F1−3CN,マルチプレ
クサ68）、プログラムメモリ44及びプログラム計数器56
を具える特定の用途のマイクロプロセッサによってその
まま達成することができる。

メモリ44の出力側46に識別量を示す３ビット信号EVAL
を出力する。この出力の値を、比較器として作動するリ
ードオンリメモリ70で計数器F1−3CNの位置の１つと比
較する。追従すべき戦略が一旦決まると、この出力はポ
インタ発生器64にたいする信号NERを形成し、この発生
器64によって関連するコードワード内で処理すべき消去
シンボルの最大数、即ち量“e"を示す。

メモリ44の出力側48に２ビット信号を出力する。戦略
がいまだ決まっていない場合にはこの出力は信号FLSLと
なりこれによりマルチプレクサ68を３個の計数器F1−3C
Nのうちの１つの位置に対し作動させるようにする。戦
略の決定後この出力はデコーダ72に対する信号ANFとな
り、このデコーダ72によって消去シンボルのほかに補正
すべき誤り信号の最大数、即ち量“t"を示す。本例では
冗長度を考慮してｅ＋2t≦４とする。更にメモリ44の出
力側50に１ビット停止信号を発生する。このビットが低
レベルである限り戦略の決定はいまだ進行中である。こ
のビットが高レベルになると実際の復号が開始される。

ROM44の出力側52には１ビット信号を出力する。戦略
が決定されている間はこの出力は信号COTSとなりこれに
よりROM70を作動させる。従ってこの場合にはメモリの
２つの入力間が一致しているか又は“より大きい（larg
er than）”の関係であるかをテストする。戦略が決定
してしまうとこの信号はフラグハードンニング素子66に
対する第１識別コードILCOの２ビットの内の１ビットを
構成する。

リードオンリメモリ44の出力側54に６ビット信号を出
力する。戦略が決定されている間はこの信号は６ビット
アドレスNEADとなりこれにより計数器56を作動させてア
ドレスジャンプを行い得るようにする。戦略が決定され
るとこの６ビット信号は部分的に夫々用いられるように
なる。即ち最初の２ビットは第２識別コードFLGCとして
ポインタ発生器（EEP/PES）64に供給する。次の１ビッ
トは第１識別コードILCO（フラグハードンニング素子66
の補間レベルコード）の第２部分を構成する。このビッ
トの２ビットILCOO.1によって第２コードの復号中のシ
ンボルフラグビットの作動を制御する。最後の３ビット
FHCO（フラグハードンニングコードまたはリスク表示コ
ード）もフラグハードンニング素子66に供給して両コー
ドの入りフラグビットを処理して出フラグビットも形成
し得るようにする。

これがためメモリ44は13ビットより成る１ワード長さ
を有するようになる。６ビットアドレスはクロック信号
PCCLの制御のもとで進段するプログラム計数器56によっ
て供給する。しかしライン50の信号の制御によってAND
ゲート58をブロックして計数進段が停止し得るようにす
る。又、この計数器には“誤り”信号の入力端子60を設
けこれにより１つのジャンプ（新たなアドレスNEAD54の
ロード）を行うか又は行わないようにするか或いはリー
ドオンリメモリ44のアドレスを増分し得るようにする。
又、計数器にはリセット入力端子REACを設け復号の開始
時に計数器が出発位置にリセットされるようにする。こ
の出発位置自体は、入力端子62の信号即ち５個の“0"ビ
ット及び復号が第１コード（32シンボル）に関連するか
又は第２コード（28シンボル）に関連するかにより決る
他の１ビットによって決る。メモリ44の内容を以下詳細
に説明する。

ライン48の２ビット信号FLSLの制御のもとで、マルチ
プレクサ68によって計数位置Ｆ（１…３）CNのうちの１
つを比較器として作動するROM70に接続する。このメモ
リ70は前述した３ビット信号EVALをライン46から受けて
いるためライン52の信号の制御により次の２つのテスト
即ち＞EVALまたは＝EVALの何れか一方を実施する。

停止ビットが戦略の決定後高レベルになると実際の復
号を開始する。計数器FICN,F2CN,F3CNの関連する位置及
び補正できる消去シンボル（ライン46の信号によって示
されるNER）の数をFIFOメモリ42からのフラグビット及
び第２識別コードFLGCと共にポインタ発生器64に供給す
る。この発生器よってシンボル即ちEEPおよびPES毎に実
際のデコーダ72に２個のフラグビットを供給し得るよう
にする。すなわち： EEP:関連するシンボルを消去シンボルとする。

PES:関連するシンボルを推測シンボルとする。本例では
全部の消去シンボルも補助フラグPESを有する。

必要且つ可能な限りデコーダ72によって誤りシンボル
及び消去シンボルの補正を行う。この目的のため、特に
このデコーダには全コードワードに対する記憶スペース
を設ける。これと同時に処理後直前のコードワードを出
力し得ると共に処理前直前のコードワードを入力し得る
ようにする。次いでバッファメモリ42からの主フラグビ
ットを他のバッファメモリ74に転送する。メモリ74の容
量はデコーダ72における記憶遅延をフリッジするには充
分な大きさとする。或いは又デコーダ72において後者の
記憶遅延を行うこともできる。

デコーダ72は関連するコード（32及び28シンボル）の
“長い”及び“短い”コードワードを識別する１ビット
制御信号を受ける。

復号後、シンボル（補正済又は未補正）をデコーダ72
から出力する。次いでこのデコーダ72によって先ず最初
に毎回１つのシンボルに関連する情報の量が出力され
る： SFL:関連するシンボルが零以外のシンボルで補正されて
いることを示す。それ故これは消去シンボル又は誤りシ
ンボルとすることができる。従って補正“零”シンボル
を有する消去シンボルは示さない；更に情報は以下に示す全コードワードに関連して、 UEP:（１ビット）このコードワードは補正し得ない； NEE:（２ビット）誤りシンボルの数が補正された消去シ
ンボルの数のほかに存在する； NSFL:（３ビット）これはビットSFLが値“1"の場合のシ
ンボルの数を示す； ▲▼：（１ビット）これは追加の誤りシンボル
がフラグビットPESにより示されないシンボル位置に在
る場合を示す。

第１コードの復号中に、FIFOメモリ42は、信号EEP及
びPESが形成されるまで信頼性フラグを記憶し、FIFOメ
モリ74は信頼性フラグの次の記憶を行い、コードシンボ
ル及びフラグEEP及びPESをデコーダ72に供給して補正を
行い得るようにする。復号の完了後復号された８ビット
シンボルが出力端子76に現われる。又、コードシンボル
毎にメモリ74からの関連する信頼性フラグをフラグハー
ドンニング素子66に供給する。第１コード（C1）に関連
する場合には処理結果を短期間の処理後出力端子78に再
び出力させて関連するシンボル及びその信頼性に関する
表示を発生し得るようにする。次いでバッファ40に記憶
されたシンボルをその信頼性フラグと共に、ライン32及
びマルチプレクサ34を経てメモリ36に供給して記憶す
る。第２コードに対してはコードワードシンボルをメモ
リ36の正しいアドレスで読取ってタイムドメインにおけ
るインターリービングをキャンセルし得るようにする。
バッファ及びデコーダ72への情報供給も第１コードにつ
き説明した所と同様に行う。この場合の相違点を次に示
す： − 戦略決定が相違する； − ワードの長さが短かい； − 復号されたシンボルを出力すると、これらシンボル
はフラグハードンニング素子66でフラグ情報を処理した
後素子80に供給する。

素子80にはフラグハードンニング素子66からの決定フ
ラグURDを関連するコードシンボルと共に供給する。決
定フラグは２値とする。この値によって決定が負である
ことを示す場合には関連するコードシンボルを例えば補
間又はフィルタによってマスクする。又、素子80は第１
図の素子156によるデ・インターリービングと同様の効
果をも呈する。又、信号処理素子を出力端子82に接続す
ることができる。

（デコーダ72の説明）第3a及び3b図はデコーダ72のブロック図を示す。この
デコーダは特に本出願人による同時出願の「デコーディ
ング装置」と殆んど同様であり、その相違は少くともサ
ブシステム72に関し次に示す通りである： − 以下に示す例においてコードの最小距離をシンボル
に対し７の代りに５とする； − コードワードの長さを32シンボル程度とする； − 消去シンボル（NER）の数を外部的に供給するため
検出計数は必要ではない； − コードの各特性により多数のステップを簡素化する
ため、必要な構成素子の数及び処理時間を節約すること
ができる。

コードシンボルは８ビットを含み、ガロア体GF（2⁸）
で原始既約多項式 x⁸＋x⁴＋x³＋x²＋１により定義される。コードのジェネレータ多項式は繰返
し積ｇ（ｘ）＝pi（ｘ−a^b+j），但しここでｊ＝０…３及び
ｂ＝0, となる。復号に対して、シンボルはRESによりバイトシ
リアルに受信される、換言すればFIFOバッファ42からの
フラグ情報の８コードビット及び２ビットで受信され
る。（フラグビット情報の接続は第２図において説明の
便宜上省略する）。又、シンボル当りのフラグビットPE
Sは第２図の発生器62から到来する。コードシンボルは
記憶信号MWの制御のもとでラッチ回路NWSに記憶する。
次いでシンボルを排他的論理和回路XORに供給し、ここ
でこれらシンボルを、レジスタIS0…IS3に記憶された条
件付きのシンドロームシンボルにビット状に加算する。
次いで加算結果を信号IPTの制御のもとでレジスタSRに
一時的に記憶し、その後これを１個以上のファクタ“a"
（＝ガロア体の基体エレメント）で乗算するか又はしな
いで一連のレジスタIS0…IS3の出力レジスタに供給す
る。図において三角形は乗算処理を示す。これがため４
重のフィードバックを行うことができる。又R0…R4（R4
は次のサイクルのR0に相当）はサイクル毎にレジスタが
順次読取られ（低レベルのR_iクロックパルス）、次いで
再び書込まれる（高レベルのR_iクロックパルス）のこと
を示す。全部のコードワードが受信されると、シンドロ
ームシンボルが作動可能となり、ラッチ回路LATを経て
シンドロームに読取り信号SRDの制御のもとで実際のデ
コーダ（第２演算装置）に供給されるようになる。スタ
ート信号SIPによってシンドローム発生器のレジスタを
零値にリセットする。ラッチ回路LATは３状態出力を発
生する。

シンボルが到来すると、これらシンボルを、マルチプ
レクサ200を経て２ビットフラグ情報と12ビット量の追
加“0"ビットにより補充されたビットPESと共に容量が3
2位置のメモリSMEに記憶する。マルチプレクサ200は信
号IPTにより制御する。メモリSMEのアドレスはリードオ
ンリメモリ202により供給する。メモリSMEは１メモリサ
イクル中読取り及び書込みを行い得るようにする。再書
込みしたシンボルは読取ったシンボルの更新シンボルと
するか又は次のコードワードのシンボルとすることがで
きる。ROM202自体は計数器LCOによって制御する。この
計数器をコードワードの受信開始時に位置HEXCO＝a³¹に
セットし、この計数器位置を各リセットステップに応じ
てシンボル“a¹"（ガロア体の基体シンボル）により除
算する。かかる構造は直線性計数器の構成よりも幾分複
雑ではあるが回路のその他の部分を簡素化する。信号IP
Tは計数器のエネーブル信号として用い、信号MWはリセ
ット信号として用い、信号SPIによって初期設定を行い
得るようにする。これがため、対数決定装置LOGを特に
具えるメモリ202に直線性増分計数位置（従って256ワー
ド）を形成する。ROM202内の適当な部分LOGを作動させ
る選択信号を信号QRDとする。従って毎回出力側に16ビ
ットの信号即ち非反転形態且つビット状反転形態の値の
信号が現われる。これによっても回路を更に簡素化す
る。アドレスSMEADには８個の非反転出力ビットのうち
の６個の最下位ビットが含まれる。バス214は第3a図及
び3b図に夫々部分的に示す。後述するバス206も同様に
部分的に示す。これらバス214及び206間には構成素子22
4を夫々示す。

メモリ202の他の出力ビットを以下詳細に示す。メモ
リSMEの読取り処理（メモリ202からのアドレス）をラッ
チ回路204の読取り制御信号MRによって開始させること
によりシンボルを更新する。従って排他的論理和回路20
8の入力バス206に補正シンボルを供給すると共に補正さ
れたシンボルをマルチプレクサ200を経てメモリSMEに再
び記憶する。補正≠０となる度毎に信号CORが現われ
る。PES＝０（セット／リセットフリップフロップ210が
その出力側に“1"レベルを発生）のシンボルに対して
かかる信号が現われる場合にはANDゲート213によってフ
リップフロップ210の状態を切換え、従って非推測シン
ボルに対する補正が関連するコードワードに対して行わ
れたことを示す反転信号▲▼を成形するためコ
ードワード全体を推測する必要があるとみなされる。こ
の原理を第２図のフラグハードンニング素子66に用い
る。コードワードの開始時における反転信号▲
▼のリセットは説明の便宜上省略する。又、ビットCOR
は、メモリSMEの“0"を以前に充填したビット位置に記
憶すると共に、前述した信号SFLとして用いる。メモリS
MEからの２ビットフラグ情報によって排他的論理和回路
208をバイパスする。又、信号CORを３ビット計数器212
で計数して第6a図に関連する信号NSFLを形成し得るよう
にする。コードワードの開始時に計数器212を信号RSに
よりリセットする。

コードワードの補正終了時に、出力端子COSにシンボ
ルを、RESから及びフラグSFL（＝COR）（フラグPESは無
視する）からの２ビットフラグ情報と共に発生させる。
これがためメモリSMEは内部記憶機能及びフラグビット
の中間記憶機能を有する。

構成素子202,216,218,220,222,224によってガロア体G
F（2⁸）で計算を実行するサブシステムを構成する。処
理すべきシンボルはバス214から到来する。メモリ202は
次の３つの作動を選択的に実施することができる： − 部分LOGによって到来したシンボルa^jの対数ｊを決
める。従って２つのべき指数を加算することにより乗算
を一層容易に行うことができる； − 部分QEQによって平方ロケータ方程式 x²＋ｘ＋Ｂ＝０（Ｂは信号QRDにより記憶素子BMEM222から取出す）の根
を決め、これにより正しくないシンボルに対する局部情
報を得るようにする。この場合には信号QRDによって部
分QEQを選択すると共に３状態バッファ224を導通せしめ
て項Ｂを記憶素子222から取出し得るようにする； − 部分OORによってシンボルランク番号a^jの値ｊがコ
ードワード（32又は28シンボル）の実際の長さ内にある
か外にあるかを決める。実際の長さ“外”の場合には誤
り信号をライン226に発生する。部分QEQ,LOGの処理結果
を素子216,218に出力する（メモリSMEのアドレスは既に
説明した）。部分OORは信号QRDの値に関係なく常時作動
し、２つのコード間の識別に対する選択信号C1（C2）
^1/2をも受ける。種々の作動は２つのコードに対し部分O
OR1,OOR2を識別することにより記号的に示す；という３つの作動である。

構成素子218を８ビットレジスタとし、これにより信
号INVの選択制御のもとでメモリ202の出力値を反転形態
又は非反転形態で記憶する。これがためこのレジスタは
マルチプレクサの機能をも有する。記憶制御は、クロッ
ク信号SYCL（シンボル・クロック）とデコーダの内部シ
ーケンサにより供給されるプログラム信号AWRとのAND機
能によって行う。

構成素子216を８ビット加算器とする。この素子216
は、メモリ202から受けたシンボル及びその反転値を選
択するための制御信号INVと、加算処理（従って２つの
シンボルの乗算）を行う信号MULと、信号ZSSとを受け
る。信号ZSSによって、零シンボルが乗算時の係数とし
て発生する場合には素子216の出力側に“零”信号（HEX
00）を発生させるようにする。この目的のため、零シン
ボル検出器をバス214に接続する。零シンボル検出器に
は８ビット幅のNORゲート228を設ける。このゲートによ
り零ビットのみより成るシンボルの制御のもとで“1"出
力を発生する。このゲートにはラッチ回路230を接続
し、このラッチ回路を信号AWR及びシンボルクロックSYC
LのAND機能（この機能は素子218にシンボルを書込むた
めにも用いる）によって作動させる。又エネーブル信号
MULにより導通せしめるエネーブルゲート232及び信号ZS
Sを最終的に供給するORゲート234をも設ける。これがた
め、係数として作用する零シンボルに対して正しい処理
を行うことができる。

加算器216によって８ビットシンボル及び出力桁上げ
信号を表わす９番目のビットを発生する。構成素子220
を逆対数発生器とする。加算器216による桁上げが行わ
れない場合には出力シンボルa^j+iを受信したシンボルｊ
から形成する。各々が８ビットより成る512ワードに対
する読み出し専用メモリ（ROM）構成の動作はアドレス
を再計算する準備よりも迅速に行う必要があることを確
かめた。ここで注意すべきは、この処理の問題は、関連
するガロア体が256エレメントを含んでいるが、加算は2
55を法として（modulo−255）行うという事実に基くも
のである。ROM220によって再び非反転形態及びビット状
反転形態のシンボルを出力する。このメモリの２重機能
をILOG及びILOGA（逆対数）に分割して示す。ブロック2
22は８ビットレジスタを示し、このレジスタは、非反転
出力及びビットごとの反転出力を含み全部で16ビットで
ある。この出力をバス206を経て再び16ビット幅の入力
側にフィードバックする。その他の部分に対しては出力
情報に“非反転”部分を排他的論理和（exclusive−O
R）回路250又は３状態バッファ224に補正シンボルとし
て供給する。更にレジスタ222には多数の論理機能を実
現するために制御信号SCOS,BWR,MUL及びBACを供給す
る。

レジスタ222の入力側には排他的論理回路を接続しこ
の回路にROM220及びマルチプレクサの出力を供給する。
信号BACの第１信号値によってバス206の信号に対しこの
マルチプレクサを導通状態とする。又、信号BACの第２
信号値によってこのマルチプレクサを“0"シンボルの発
生器として制御する。

排他的論理和回路の出力部によって第２マルチプレク
サ回路の第１入力部を構成する。この第２マルチプレク
サ回路の第２入力部はバス214の８ビットシンボルを受
けると共に３状態バッファ224によって導通又は非導通
状態となる。この第２入力部は、信号MU＝０（乗算を行
わない）とBAC＝０（第１マルチプレクサ機能で循環結
合）とBWR＝１（書込み信号制御）の際に導通状態とな
る。その他の全ての場合には第１入力部が導通状態とな
る。第２マルチプレクサの出力部にはレジスタを接続す
る。MUL＝１（乗算）か、BAC＝１（循環結合無し）か、
又はBWR＝１（書込み制御）の場合には、このレジスタ
は充填される。３個の制御信号の全部が零値である場合
にはその内容には保持される。

３状態バッファ224は信号QRD＋SYCL＊（MUL＋BAC）に
より作動すると共に、レジスタ222の非反転内容をバス2
14に供給して、ガロア体ユニットで他の処理を行い得る
ようにするか、或いはメモリ238（以下に説明）に記憶
を行い得るようにする。信号SYCLをシンボルクロックと
し、これを回路の内部クロック発生器により発生させ
る。信号QRDをプログラム（レジスタPSR）により形成し
て読み出し専用メモリ202で素子QEQを作動させ得るよう
にする。信号QRDをANDゲート236でバス206のビット“5"
と合成する。このビットは方程式 x²＋ｘ＋Ｂ＝０に解がない場合には“1"となり、これは関連するワード
が補正し得ないものであることを示す。次いでこのワー
ドのシンボルをCOSとして出力する。

補助メモリ238をバス214に双方向に可逆的に接続す
る。このメモリは２個のメモリHME（８ビットより成る
８ワード）とWME（８ビットより成る４ワード）と消去
位置に対するバッファ（８ビットより成る４ワード）を
具える。補助メモリは中間結果に用いるようにする。区
分EEPFを計数器240によりアドレスする。この計数器
は、コードワードをシンボルRESとして受けると共に復
号を開始する際にプリセットする。またEEPフラグを具
えるシンボルを受けると共に次に消去位置を読取る（ER
D）必要がある場合に計数を行う。このセクションにお
ける書込み処理中に計数器LCOの位置が消去位置を示
し、従って先入れ先出しバッファを得ることができる。
又、同期はクロック信号SYCLによって行う。

こうしてメモリ238は、記憶セクションHME,WME,EEPF
及び復号制御を象徴する入出力部（a part I/O）を具え
る。次のような制御信号及びアドレス信号が受信され
る： HAD,WAD:HME,WMEに対するアドレス； EEP:EEPFにおける書込み処理； WWR,WRD:WMEにおける夫々書込み及び読取り処理； HWR,HRD:HMEにおける夫々書込み及び読取り処理； IDS:補助メモリにおける（即ち素子OCA（216）を経る）
直接及び間接書込みの選択； SRD:記憶用レジスタISO…３からのシンドロームシンボ
ルの読取りを制御（ラッチ回路LATも参照のこと）； ERD:（EEPFからの）読取り／消去位置。

復号のシーケンスは、PSR,SEQROM及SCOの各部により
行う。素子SCOを７ビットアドレス計数器とする。素子S
EQROMを夫々が30ビットより成る128ワードの容量を有す
る制御メモリとする。素子PSRをマイクロプロセッサク
ロックの反転値：▲▼の制御により毎回ロード
されるプログラム状態レジスタとする。メモリSEQROMの
30個の出力信号を第3c図に示す。図中第１ビットによっ
てメモリ部HMEにおける読取り及び書込みを選択する。
第２ビットによってメモリ部WMEにおける読取り及び書
込みを選択する。第３及び第４ビットは制御計数器に供
給する。従って命令の実行時間は３クロックサイクル,4
クロックサイクル,5クロックサイクル又は６クロックサ
イクルに決めることができる。これら２ビットによって
一定値に減分された計数器をロードして次のメモリ位置
のアドレスを作動可能にする。第５ビットによってシン
ドロームシンボルの読取りを制御する。第６ビットによ
って反転を制御する。第７ビットによって乗算を制御す
る。第８ビットによって累積を制御する。第９ビットに
よってレジスタの記憶を制御する。第10ビツトによって
他のレジスタの記憶を制御する。第11ビット及び第12ビ
ットはメモリユニットWMEのアドレスを成形する。第13
乃至第15ビットはメモリユニットHMEのアドレスを形成
する。第16ビットによって前記直接／間接処理を制御す
る。第17乃至第19ビットは復号する。値（０…４）に対
し、これらビットは消去位置の数を示す（この数として
４以上はコードのコード距離のため不可能である）。他
の信号処理に対しては高い値のビットを用いることがで
きる。即ち、第20及び第21ビットによってプログラムが
通常のように維持されている（ｋ＝０）場合、及び補正
が不可能である（ｋ＝１）か、又は完了している（ｋ＝
２）か或いはジャンプ制御に対し作動している（ｋ＝
３）場合を示す。第22ビットによってシンボル位置がワ
ード長の範囲内に適合するか否かを決める検査の実行を
制御する。第23ビットによって補正が行われたことを信
号で示す。第24乃至第30ビットはジャンプを行う必要が
ある場合の新たなアドレスとして用いる。これらビット
はアドレス計数器SCOに戻す。

又アドレス計数器SCOは次ぎに示す５個の信号をも受
ける： JMP:ジャンプを行う必要があることを示す； STP:停止制御を示す； TIM0,TIM1:プログラム状態レジスタPSRからの２ビッ
ト、これらはサイクルの長さを示す； SCOS:クロックパルス、これにより計数器の位置を減分
する。

最後に、回路には種々の条件を検査する検査サブシス
テムが設けられる（第3d図及び3e図のフローチャート参
照）。このサブシステムでは次に示す信号を受信する： NER:ワードの消去シンボルの数（第２図で戦略ROM44に
より表わされるもの）を示す； ANF:NERの数以外に誤りシンボル（非消去シンボル）の
最大可能数を示す； RAT:シンボル位置がワード内に位置するか否かを決める
ためのレジスタPSRからの要求信号，従ってセクションO
ORの出力が作用する； ZSS:零シンボル； NRT:方程式x²＋ｘ＋Ｂに解が無い場合を示す； MPST:マイクロプロセッサを開始させて全ての構成素子
が順次初期状態となることを示す； TSH:補助信号，これにより関連するサイクルの最後のSY
CLクロックパルスの到来を示す；がサブシステムの受信信号である。

また、このサブシステムは、次のような信号を出力す
る： UEP:補正可能を示す； NCE:補正された誤りの数を示す； STP:前掲の通り； JMP:前掲の通り；がサブシステムの出力信号である。

（復号に対するフローチャート）第3d図及び第3e図は実際のデコーダ（第２図の素子7
2）の作動を説明するためのフローチャートを示す。ブ
ロック300において、全てのシンボルが取上げられる瞬
時に処理を開始する。ブロック302では４個のシンドロ
ームシンボルS0…３を読取ってその量ＡがS0となる。ブ
ロック304では消去シンボルの数が０であるか否かを検
出する。消去シンボルの数が０の場合には第１列を離れ
る。フローチャートの準備は次の通りである。誤りシン
ボルがない場合にはシステムは第２列を離れることはな
い。１個の誤りシンボルのみがある場合にはシステムは
第３列を離れることはない。

消去信号がある場合にはブロック312において第１誤
りロケータX1を読取り、次いで最初の３シンボルを図示
のように変更し、これにより補助量Ｂを最初に変更した
シンドロームシンボルに等しくなるようにする。以後S3
は無視する。ブロック314…324では毎回多数の消去シン
ボルを必要とし、従って結果が負の場合にはシンドロー
ムを変更して量Ｃ及びＤを順次仮定する。最後に、ブロ
ック324で誤りシンボルY4＝Ｄを位置X4に決める。次い
でブロック326,328,330の各々で既知の位置、即ち導出
したキー（key）方程式の根を除去により除去し、次の
誤りシンボルを評価する。補正はブロック332で完了す
る。誤りシンボルの数が４以下の場合には第１列を離
れ、ブロック306,334,336,338で順次のシンドロームシ
ンボルが値零を有するか否かを検出する。更にブロック
340,342,344で多数の消去シンボルを順次検査する。こ
れがため完全に補正されたコードワードがブロック332
に直接移送される。４個以下の消去シンボルを含むコー
ドワードは第１列を部分的に側路する経路を辿るように
なる。NER＝３の場合にはブロック324がバイパスされ
る。この瞬時に３回変更したシンドロームシンボルがい
まだ零値とならない場合にはワードは補正し得ず、シス
テムはブロック366に進む。NER＝２の場合には、シンド
ロームシンボルS0,S1が双方共零であるもの（336,338）
とすると、ブロック320,324,326がバイパスされるよう
になる。S0≠０且つS1≠０の場合には誤りシンボル位置
がブロック354で決まるが、この位置はワード長の範囲
内に位置させる（356）必要がある。この条件の場合に
はシステムはブロック326に進み、２個の消去シンボル
及び局部誤りシンボルをも補正し得るようにする。ブロ
ック338,352,356での検査のうちの１つの結果が負の場
合にはシステムはブロック366に進む。その理由はワー
ドが補正され得ないからである。

消去シンボルの数がNER＝１であり、S2,S1,S0が零で
ない場合にはシステムはブロック314からブロック330に
直接進み、補正が完了する。この際S1又はS0が零でない
場合にはワードはS2＝０であってもワードは補正され得
ない。しかしS2≠０の場合には、システムはブロック33
5及び348に進み検査を行う。従ってシステムは関連する
列を経てブロック328に進み、１個の消去シンボルを補
正し得ると共に上述した値が零の場合のみ１個の補正シ
ンボルを制御し得るようになる。もしNER＝０であり、
且つシンドロームシンボルS2,S3のうちの１個（又は双
方）が≠０であるならば、ブロック308で検査を行う。
この関数が０に等しい場合には、ブロック348の関数が
零の場合と同じように、関連する列が下方（ブロック36
4）に向かって進み、システムはブロック330に到達して
１個の誤りシンボルを補正し得るようになる。ブロック
308の関数が０でない場合にはブロック368で量Ｃが決ま
り、これが０であることをブロック370で検査する（実
際にはこの検査はブロック348で行った検査と同様であ
る）。次いで量Ｄを計算し（且つ検査し）て、第１誤り
シンボルの位置を前述した読み出し専用メモリQEQで読
取って決める。

次いで第２誤りシンボルの位置を決める。両位置はコ
ードワード（378,382）内に位置させる必要がある。次
いでブロック384でシンドロームS0を更新する。この処
理は２個の消去シンボルにつき説明した場合と同様であ
る。その他の可能性も図面に示すところと同様に実行す
る。

（復号装置の他のサブシステム）第４図はポインタ発生器64における信号EEP（期待さ
れた消去位置）を形成する装置のブロック図である。消
去位置をポインタ発生器にて“ハーデスト”フラグの計
数和に基づき予測する。この消去位置の個数は、戦略−
決定メモリ44により供給されるNERの数以下とする。こ
の回路は戦略のために許容し得るフラグEEPの個数を割
り当てて、まずフラグの数をF1フラグ・ビットに用いる
シンボルに割り当てる。第２コードに対し、この許容し
得る数の残りをF2フラグに用いるシンボルに割り当て
る。余分のフラグは両コードでは用いられない。この回
路は、２個の読み出し専用メモリ（ROM）84（３ビット,
8ワード）及び86（６ビット,32ワード）と、２個の３ビ
ット・計数器90及び92と、３個のORゲート94,96,98と、
３個のANDゲートとを具える。他の例において、読み出
し専用メモリをいわゆるワイルド論理回路（wild logic
circuits）と称される回路に置き換えるが、組合わせ
機能は同様に維持される。

読み出し専用メモリ84は、すでに述べたように１コー
ド・ワードごとに処理すべき消去シンボルの数即ち最小
で“0"、最大で“4"を示す信号NERを受信する。この信
号は、後の計画即ち戦略により決定され且つリード・オ
ンリー・メモリ44により供給される数量である。“4"よ
り大きな数は使用しない。読み出し専用メモリ84から信
号NEEPが得られ、この信号は、消去シンボル（NER＝
０）として処理すべきシンボルがない場合にのみ真であ
る。さらに読み出し専用メモリ84において、処理すべき
消去シンボルの数（１…４）を２ビット消去シンボルd4
に復号し、この消去シンボルd4を読み出し専用メモリ86
に供給する。メモリ86の別の入力情報は、F1フラグの計
数和即ちF1CNから成る。このF1CNから以下の情報： a.一対のF1CNとNERの最小値min（F1CN,NER）に等しい３
ビット量DC1;これはF1フラグをポインタとして使用する
ための消去シンボルの数を示す； b.差（NER−DC1）に等しい３ビット量DC2; を形成する。

信号SEDCの制御により、計数器が０位置に達しない限
り情報DC1を計数器94に供給し、この場合３ビット段の
少なくとも１つがロジック“1"を含むため、ORゲート94
は“1"を出力する。各時間ごとにF1フラグが実際のシン
ボルに対して現れ、ANDゲート100は“1"を出力し、カウ
ンタ90は線路91の信号により減分される。計数器90が０
位置に達すると、ORゲート94は信号“1"を受信せず、減
分をブロックする。さらに、各減分パルスはORゲート98
及びANDゲート104を経て信号EEPとして出力される。こ
れは、関連するコード・ワード（いわゆる誤りシンボル
だけ）を考慮に入れる単一の消去シンボルでない場合に
だけブロッキング動作のため信号EEPを形成することが
できない。情報DC2は、ポインタ・シンボルとしてフラ
グF2を動作させる消去シンボルの数を示す。フラグF1,F
2の形成のため、ポインタシンボルは同一シンボルに対
し同時に生じることは決してない。出力信号DC2を出力
信号DC1と同様に処理する。

ポインタ発生器の別の部分として、第５図に信号PES
（可能誤り信号）を成形する装置を示す。信号EEPは記
号を推測してそれが確実に補正されるようにする一方、
完全に疑念のないシンボル（PES＝０）の補正を恐らく
不正確な補正の指示として使用するために信号PESにチ
ェックとして（第3a図のゲート213）用いる。３個の主
フラグF1〜F3をORゲート106及び108により組合わせる。
第２識別コードFLGCを戦略−決定メモリ44により供給す
る。コードFLGCは値“00"を有し、フラグF1を降ろす、
即ちPES＝F1となる。コードFLGCが値“10"を有する場合
には、PESはフラグF1及びF2のOR関数に等しくなる。コ
ードFLGCが値“01"を有する場合には、PESは３個のフラ
グF1,F2及びF3全部のOR関数に等しくなる。従ってORゲ
ート116はAND/NANDゲート110,112及び114の出力信号を
組合わせる。ANDゲート110,112及び114の円記号は反転
入力を示す。フラグ・カテゴリ（F2,F3）をPESフラグビ
ットに変換することにより、安全マージンが増加する。
他方では、コードワードのPESフラグを最小にする利点
があり、その理由は、PESフラグにより示されないシン
ボルの補正が考えられないからであり、この場合にはワ
ードは現実に補正することができない。▲▼フ
ラグは極めて興味ある信号伝送装置であることが判明し
た。

第6a図、第6b図及び第6c図には、第２図のフラグ・ハ
ードニング素子66のブロック図を示す。第１コードを復
号した結果に基づき、まずこの素子は第２コードにより
処理すべきシンボル用の（再び２ビットフラグ情報とし
て復号すべき）フラグビットF1,F2,F3を形成する。さら
に、この回路は信号URD（信頼できないデータ）を形成
し、この信号URDを出力シンボルと共に第２図の素子80
に供給する。最も多い場合は各シンボルに対して１フラ
グビットF1…F3が与えられる、言いかえるとフラグビッ
トは補正されていないシンボル（または間違った補正を
されたシンボル）の可能性の実予測を提供する。第１コ
ードのコードワードの全シンボルは常にフラグビットを
獲得しないか或いは同一フラグビットF1,F2,F3を獲得す
るから、第２コードのコードワード内で、フラグF1によ
り示されるシンボルがフラグF2又はフラグF3により示さ
れるシンボルにより一層不正確になり易くなることに留
意されたい。また、フラグF2で示されるシンボルはフラ
グF3にて示されるシンボルより疑わしい。

回路（第6a図）は、ROM170（４ビットの128ワード）,
ROM172（４ビットの128ワード）,ROM174（４ビットの８
ワード）と、ORゲート176,178,180,181,188と、ANDゲー
ト182,184,186,190とを具える。所望ならば、ROMをワイ
ルド論理回路に置き換えることもできる。ROM170は情報
UEP（追加誤りシンボル数が過渡に大きいため復号が不
可能である）と、情報▲▼（ポインタ・ビット
PESにより示されなかったシンボル誤りを発見する）
と、情報NCE（消去シンボル（２ビット）以上の補正さ
れた誤り数）と、情報NSFL（補正を達成するため復号装
置により検出されたSFLフラグ数）とを受け取る。このR
OMの内容は次の戦略とは無関係である。第6b図には、実
行できる信号NSFL,NCE,ERUF,UEPと、これら入力信号に
対する出力信号DRM7と、補正されたシンボル数“t"及び
消去シンボル数“e"の状態とが示され、その他の可能性
はない。この図の最終行は、補正し得ないこと、即ちこ
こで使用されるコードの距離ｄ＝５のためｅ＋2t＞４の
場合において補正し得ないことを意味する。

このROM172は４ビットコードd4に加えて３ビット情報
FHCOを受取る。この情報FHCOはいわゆるフラグ・ハード
ニング・コード或いはリスク指示コードであり、このコ
ードは戦略決定情報（44）を含むROMにより供給され
る。このコードはリスクを示す。第6c図にはROM172によ
り形成される関数を示す。３ビットコードFHCOに対する
全ての可能性を（上部）水平軸に沿ってプロットする。
左欄には（第6b図の結果による）入力コードに対する可
能性を示す。この列にはまた３ビットコード（８進数）
の結果としてd8a（ａ）、及びビットd8bが含まれる。一
般的に“x"は“情報に無関係である”ことを意味し、
“n"は“プログラムされていない”ことを意味し、この
場合には、“情報に無関係である”ことを意味するが実
際には“0"がプログラムされる。ROM174は、２進値から
0/1アウトオブ４値に符号化された４ビットコードd8aを
受信する。コードが“0"である場合には、出力フラグが
一つも立たない。コードが“0"の場合には関連のコード
ワードの全シンボルをF1フラグに提供する。コードが
“2"である場合には該当コードワードの全シンボルをF2
フラグに提供する。コードが“3"である場合には、該当
コードワードの全ンボルをF3フラグに提供する。コード
が“7"である場合には該当コードワードの全シンボルを
“MUT"フラグに提供し、このフラグはゲート181でURD出
力フラグに変換される。F1フラグにより示されるシンボ
ルは前に説明したように極めて疑わしい。

メモリ172により形成されたビットは、回路の残部に
より形成された信号URDに対するANDゲート190の動作を
ブロックする（か又はブロックしない）ために使用す
る。図に示したように、この信号は第５図に示す回路と
同様の回路によって形成される。第１識別コードILSO
（０…１）は戦略決定メモリ44により再び供給される。

F1…F3フラグは主にFHCO＝（０…４）の場合の主な出
力であり、このコードは信頼性レベルを示す。FHCO＝５
に対して、１個の誤りまたは消去シンボルが見つからな
かった場合（第6b図の第１行参照）にF2フラグだけが出
力される。FHCO＝６及びFHCO＝７に対して、フラグは一
つの出力されない。それはUEP（補正し得ない）指示の
リスクがより高いからである。FHCO＝７及び補正し得な
い状態（▲▼＝１又はUEP＝１により信号伝送
される状態）に対して、情報“7"がメモリ172により出
力される。このことは、問題がない状態も存在するであ
ろうが、補正がまだなされていないことを意味する。こ
れは“コンパクト・ディスク”の走査中に第１トラック
から第２トラックに検出器がジャンプする際に発生する
ことが分かっている。従って完全な誤りシンボルを１コ
ードワード以内にグループ化する。さらに（補間等の）
処理後に信号URDにより駆動し、信号伝送する必要があ
る。

第7a図，第7b図，第7c図，第7d図，第7e図及び第7f図
には、引き続く戦略即ち実際のデコーダ（第３図の72）
の外側の区分に対する決定図を示す。第7a図は第１（C
1）コードに関する。まず最初にF1フラグ数（N1）が０
に等しいか否かを決定する。F1フラグ数が０である場合
（Ｙ）には、戦略決定装置が、０消去シンボル及び多く
て２個の誤りシンボルを具えるコードワードを処理すべ
きであると指示する。F1フラグ数が０でない場合（Ｎ）
には、フラグ数が正確に１に等しいかどうかを試験し、
以下同様に行う。数量FLGC,FHCO及びILCOは戦略決定ROM
（44）の前記出力信号を示す。従って、補正が可能かど
うかを検出し、補正可能ならば実行される。補正不可能
ならば、第２図，第３図に記載した素子の１個以上の素
子により関連する指示が与えられる。従って最後の分枝
は２個の可能性となる。この戦略決定装置は、F1フラグ
の他の数に対するのと同様に動作する。数字１…12はラ
ベルである。下３桁のラインはコードワードごとのF1,F
2,F3フラグ数を示している。この図の残部は、これらの
ケースに関係する一連の種々の可能な分枝を示す。

第7b図には、第２コード（C2）に対する同様の決定図
を示す。戦略の決定のため、第２フラグ数（N2）を試験
する。図は直接のケース数を示している。１から４まで
の間のF1フラグ数に対して分離手順が適しており、この
手順を第7c図〜第7f図夫々に示す。従って、たまにF3フ
ラグ数を勘定にいれる（F3）。最後には好適なケースの
各々は補正し得る状態及び補正し得ない状態となる。

【図面の簡単な説明】

第１図は、コードと復調と復号とを原理的に示す線図で
あり、第２図は、本発明復号装置の基本構成を示すブロック図
であり、第3a図及び第3b図は、実際のデコーダの構成を示すブロ
ック図であり、第3c図は、多数の信号の意味を示す説明図であり、第3d図及び第3e図は、デコーダの作動を説明するフロー
チャートであり、第４図は、信号EEPを形成する装置を示すブロック図で
あり、第５図は、信号PESを形成する装置を示すブロック図で
あり、第6a図，第6b図，第6c図は、フラグハードニング素子を
示すブロック図及び作動説明図であり、第7a図ないし第7f図は、追従すべき戦略を決める決定ダ
イヤグラムを示す説明図である。 22,84,86,170,172……読み出し専用メモリ（ROM） 36……処理メモリ（プロセシング・メモリ） 42……バッファ 44……戦略−決定ROM 46,91……ライン 50……出力端子 56……アドレス計数器（プログラム計数器） 60……入力端子 64……EEP/PES発生器（ポインタ発生器） 68……マルチプレクサ 70……論理ユニット 90,92……３ビット計数器 1LCO……第１識別コード EEP,PES……フラグ・ビット FHCO……フラグ・ハードニング・コード（又はリスク指
示コード） F1CN〜F3CN……計数器

───────────────────────────────────────────────────── フロントページの続き (72)発明者ルデイ・ウイレム・ヨゼフ・ボーレンオランダ国5621 ベーアーアインドーフエンフルーネヴアウツウエツハ１ (72)発明者ロデウエイク・バレンド・ブリエスオランダ国5621 ベーアーアインドーフエンフルーネヴアウツウエツハ１

Claims

(57)【特許請求の範囲】

【請求項１】第１リードソロモンコードと第２リードソ
ロモンコードとにより保護されると共に各々が一次信頼
性フラグを伴うようなコードシンボルの流れをコードワ
ードの単位で復号する復号装置であって、前記第１コー
ドの特定のコードワードの各シンボルが前記第２コード
の一意的なコードワードの一部となるような復号装置に
おいて、前記一次信頼性フラグを前記第１コードのコードワード
単位で収集する第１収集手段（FC1N,FC2N,FC3N）と、前記第１収集手段の出力に基づいて前記第１コードの当
該コードワードを復号する際の復号戦略を決定し、当該
コードワードの復号において許容される消去シンボルと
誤りシンボルとの最大数を示す情報（NER,ANF）を含む
復号戦略信号を発生する第１戦略決定手段（44,56,70）
と、前記一次信頼性フラグと、前記第１収集手段の出力と、
前記第１戦略決定手段からの復号戦略信号とに基づいて
前記第１コードの当該コードワードを復号する第１復号
手段（64,72）と、前記第１復号手段における復号動作から得られるコード
ワード単位でのシンボルの誤り及び補正に関する信号
（UEP,ERUF,NCE,NSFL）と前記第１戦略決定手段の復号
戦略信号とから、所定の基準に基づいて、当該コードワ
ードの復号結果として得られた各シンボルに関する少な
くとも３段階の信頼性レベルの何れかを表す二次信頼性
フラグを形成するフラグ処理手段（66）と、前記二次信頼性フラグを、前記第１復号手段が形成した
シンボルで構成される前記第２コードのコードワード単
位で収集する第２収集手段（FC1N,FC2N,FC3N）と、前記第２収集手段の出力に基づいて前記第２コードの当
該コードワードを復号する際の復号戦略を決定し、当該
コードワードの復号において許容される消去シンボルと
誤りシンボルとの最大数を示す情報（NER,ANF）を含む
復号戦略信号を発生する第２戦略決定手段（44,56,70）
と、前記二次信頼性フラグと、前記第２収集手段の出力と、
前記第２戦略決定手段からの復号戦略信号とに基づいて
前記第２コードの当該コードワードを復号する第２復号
手段（64,72）と、を備えることを特徴とする復号装置。
【請求項２】前記フラグ処理手段は、前記第２復号手段
が形成する各シンボルに関して、当該シンボルに対応す
る前記二次信頼性フラグにより表される信頼性レベルが
前記第２戦略決定手段からの復号戦略信号が示す信頼性
レベルより低い場合に、当該シンボルは拒絶すべきとの
信号を更に発することを特徴とする特許請求の範囲第１
項に記載の復号装置。
【請求項３】前記第１及び第２復号手段の各々が、前記第１又は第２収集手段の出力と、前記一次信頼性フ
ラグ又は二次信頼性フラグと、前記第１戦略決定手段又
は第２戦略決定手段からの復号戦略信号とに基づいてシ
ンボル単位の中間信頼性フラグ（EEP,PES）を発生する
前置処理器（64）と、上記中間信頼性フラグと、前記第１戦略決定手段又は第
２戦略決定手段からの復号戦略信号とに基づいて前記第
１コード又は第２コードのコードワードを復号する復号
器（72）と、を備えることを特徴とする特許請求の範囲第１項に記載
の復号装置。
【請求項４】前記フラグ処理手段が前記二次信頼性フラ
グを、前記信号（UEP,ERUF,NCE,NSFL）と前記第１戦略
決定手段からの復号戦略信号とから、前記所定の基準が
変換データとして記憶されたデータテーブルを参照して
形成することを特徴とする特許請求の範囲第１項ないし
第３項の何れか一項に記載の復号装置。