JPS60204126A - 復号装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は第１リード−ソロモンコードの各コードワード
に第２リード−ソロモンコードのコードワードのシンボ
ルの各々を割当ててこれらリード−ソロモンコードによ
り誤りを防止するように順次到来するコードシンボル列
を復号するに当たり、各々が関連する信頼性情報を有す
る第１リードーソ１コモンコード（以下第１コードと称
する）のコードシンボルに対する第１入力端子と、第２
り一ドーソロモンコード（以下第２コードと称する）の
コードワードの少なくとも全部のシンボルが共に存在す
るまで第１コードの任意に更新されたデータシンボルを
記憶する記憶手段と、１つのコードの任意のコードワー
ドに対しシンドロームシンボルを形成する第１算術演算
手段と、この第１算術演算手段から信号を受ける第２算
術演算手段とを具え、この第２算術演算手段によって到
来コードシンボルを基にシンドロームシンボルを形成す
ると共に所望に応じ後者のコードシンボルに関連する信
頼性情報を基にロケータ情報及び誤り情報より成り第２
コードのデータシンボルの呈示に対する更新情報を形成
し、この更新情報により更新されたか否かに応じユーザ
の出力側に、第１コードのコードワードに関連する信頼
性情報及び前記第２算術演算手段の処理結果を基に第２
コードのコードワードに含むべきシンボルを形成するた
めに変更されたか又は変更されない信号情報を第１コー
ドのコードワードに加算するフラグ処理手段を設けるよ
うにした復号装置に関するものである。

この種復号装置は特願昭５８−７４７３号明細書から既
知である。この既知の復号装置では復調中コードシンボ
ルに無効ビットを設けるようにしている。

このビットは種々の態様に用いることができる。

コードワードが過剰数のフラッフを立てたコードシンボ
ルを含む場合には関連するコードワードの全部のシンボ
ルに１個の無効ビットを設ける。又１個の無効ビットを
設けた１個のシンボルを補正しない場合には所望に応じ
関連するコードワードの全部のシンボルに１個の無効ビ
ットを設けることもてきる。又、所定の限度内ではｊ！
■効ビットを誤りロケータとして用いることができるた
めコードの補正容量が全体として増大する。無効ビット
が正しいか又は正しくないかを示す戦略又は計画は左程
柔軟性でなく、その結果コードの使用用途が著しく制限
されるようになる。

本発明の目的は単位コードシンボル毎に多値フラク情報
を用いることによりコードの柔軟性及び補正容量を増大
し得るように適切に構成した復号装置を提供せんとする
にある。

本発明は第１リード−ソロモンコート′の各コートワー
ドに第２リード−ソロモンコードのコードワード′のシ
ンボルの各々を割当ててこれらリード−ソロモンコード
により誤りを防止するように順次到来するコートシンボ
ル列を復号するに当たり、各々が関連する信頼性情報を
杓する第１リード−ソロモンコード（以下第１コートと
称する）のコードシンボルに対する第１入力端子と、第
２リード−ソロモンコード（以下第２コートと称する）
のコードワードの少なくとも全部のシンボルが共に存在
するまで第１コードの任意に更新されたデータシンボル
を記憶する記憶手段と、１つのコードの任意のコードワ
ードに対しシンドロームシンボルを形成する第１算術演
算手段と、この第１算術演算手段から信号を受ける第２
算術演算手段とを具え、この第２算術演算手段によって
到来コードシンボルを基にンンドロームンンボルを形成
すると共に所望に応じ後者のコードシンボルに関連する
信頼性情報を基にロケータ情報及び誤り情報より成り第
２コードのデータシンボルの呈示に対する更新情報を形
成し、この更新情報により更新されたか否かに応じユー
ザの出力側に、第１コードのコードワードに関連する信
頼性情報及び前記第２算術演算手段の処理結果を基に第
２コードのコードワードに含むべきシンボルを形成する
ために変更されたか又は変更されない信号情報を第１コ
ートのコードワードに加算するフラグ処理手段を設ける
ようにした復号装置において、第１コートのコートワー
ドに対する集合体信頼性情報を受ける入力端子を有し、
この情報を基に復号戦略を決める第１戦略決定装置を具
え、この戦略によって関連するコードワードで処理すべ
き消去シンボルの予定数及び補正し得るものとして受け
いれられる誤りシンボルの最大数を規定し、前記フラグ
処理手段はフラグハードンニング素子を具え、該素子は
第１コードの復号に関する信号情報をワード状に受ける
第１入力端子と、前記戦略決定装置からリスク表示コー
ドを受ける第２入力端子と、関連するコードワードの各
シンボルに対し、第２コードの復号に関する少なくとも
３値の第２フラグ情報を形成する第１出力端子とを有す
ることを特徴とする。

本発明の好適な例では第２フラグ情報を基に形成された
第２コードのコードワードに対する集合体信頼性情報を
受ける入力端子を有し、この情報を基にして関連するコ
ードワードで処理すべき消去シンボルの予定数及び補正
し得るものとして受け入れられる誤りシンボルの最大数
を規定する復号戦略を決める第２戦略決定装置を設ける
ようにする。

これがため、第２コードの集合体信頼性情報をを基にし
て戦略を再び最適のものとすることができる。

又、本発明の他の好適な例では第２コードのコードワー
ドの復号に対するフラグハードンニング素子は、各コー
ドシンボルに対し多値の第２フラグ情報及び補正表示情
報を受ける第３入力端子と、予定信頼性レベル以下であ
るとして第２フラグ情報により示されるシンボルに、ユ
ーザ装置の第２出力側のりジエクト信号を選択的に割り
当てる第１Ｍｋ別コードを前記戦略決定装置から受ける
第４入力端子とを具えるようにする。

これがため、第２コードの復号結果を基にしてユーザの
シンボルの低信頼性に関して現実的な予測を与えること
ができる。

本発明の更に他の好適な実施例ではフラグノへ−ドンニ
ング素子は、その第１及び第２入力端子に到来する情報
を基にしてその第２出力端子に対するフロラキング／ア
ンブロッキング信号を形成する論理手段を具えるように
する。

これがため１つのフラグビットをすでに設けたシンボル
に対してのみ、関連するコードワードに苅する総合予測
について復号結果が乏しい場合にはアンプロッキングが
生じる。

又、本発明は上述した復号装置を具え、光学的に読み取
り得る媒体のプレーヤに関するものである。このプレー
ヤでは単一戦略決定装置を設け、これより同一の構成素
子を用いながら第１コードのワード及び第２コートのワ
ードに交互に作動させろようにする。従って構成素子を
著しく節約することができる。

図面につき本発明を説明する。

（−］−ドの説明） コートを説明するために第１図に復号装置のシンボル表
示を示し、第２図に実際の構成素子及びサブシステムを
有する構成を示す。光学的に読み取り得るレコードから
発生ずる信号は入力端子１２４に到来する。即ぢこれら
信号はチャンネルンンボル次いで制御シンボルに従って
ブロックに編成されたアナログ信号である。このブロッ
クの他の編成は次の通りである。即ち１２個のデータシ
ンボノベ４個の冗長シンポノペ他の１２個のデータシン
ボル及び他の４個の冗長シンボルがこの順に編成される
。

ブロック毎の最後の４個の冗長シンボルは第１リード−
ソロモンコードに関連し、その他の冗長シンボルは第２
リード−ソロモンコートに関連スる。両リードーソロモ
ンコードの最小距離はｄ＝５とする。コートワード毎に
は数ｅの消去シンボル（位置が既知で誤り値が未知）及
び数ｔの誤りシンボル（位置及び誤り値が未知）を補正
することができ、且つ数Ｓの誤りシンボル（位置が未知
で誤り値を考慮しない）を検出することができるため、
ｅ＋２ｔ＋ｓ≦ｄ、−１の関係を得ることができる。こ
のコードは光学的に読み取り可能な回転自在のレコード
に対するいわゆる゛コンパクトディスク″に用いて高品
質のオディオ情報を記憶することができる。しかし本発
明はかかる用途に限定されるものではない。

ブロック１２８は高周波デコーダ兼同期装置を示す。こ
のブロック１２８は先ず最初受信した信号の］（Ｆ包絡
線に対するアナログ検波器を具える。この際高周波数の
振幅は信号対雑音比、従って受信した信号の信頼性の目
安となる。この振幅を識別値と比較して２進信号に変換
する。次いでブロック１２８にはチャンネルビットレベ
ルの識別器を設けてチャンネル信号からチャンネルビッ
ト流を形成し得るようにする。これらビットは、例えば
フェーズロックループによりチャンネル信号から取り出
した１個のビット同期信号の制御のもとて形成する。更
にブロック１２８にはチャンネルビットから同期シンボ
ルを検出すると共に多数例えば３個の順次の同期シンボ
ル（各々が関連するブロックから到来）間の多数決決定
を行ってブロック同期信号を形成す検出手段を具える。

この多数決決定を３アウトオブ３決定とする場合には受
信情報の信頼性に関し正の表示を得ることができ、この
多数決決定を２アウトオブ３決定とする場合には負の表
示が得られるようになる。障害同期シンボルは正しくな
いため、これを認識することはできない。又、順次の同
期シンボルの相互位置が互いに影響を受けると、その距
離が不正確となる。その他の同期認定を用いることもで
きる。

従ってブロック１２８は次の４つのカテコリの信号を発
生する。

・ライン１３０に発生するチャンネルビット；・ビット
同期信号、この信号はブロック１２０にも供給して他の
変調を同期し得るようにする：・ブロック同期信号、こ
の信号を、ブロック１２０及び実際のデコーダ／ディン
ターリ−ピング装置（素子１４４その他）にも供給して
チャンネルブロックの始端及び終端を表示し得るように
する（同期接続は説明の便宜上省略する）：・信頼性表
示信号、この信号は素子１２６に供給され、ここで遅延
（ブロック１２０の遅延に相当）された後装置の他の部
分に供給する。信頼性／低信頼性は各シンボルに対して
表示する。同期の信頼性は１つのブロックの全部のシン
ボルに対して同様に表示する。説明の便宜上ザブシスデ
ｌ−１２８の構成素子は図示しない。

これがためチャンネルワードは接続部１３０に直列に到
来する。即ちデータシンボル及び冗長チャンネルシンボ
ルは常時１４個のチャンネルビット及び３個の間隔ビッ
トを具える。復調器１２０では先ず最初直並列変換を行
い間隔ビットを有する１つの完全なチャンネルシンボル
が毎回接続部１４０に現れるようにする。実際の直並列
変換器及び必要なりロックシステムは説明の便宜上省略
する。ブロック１３４は変換素子を示しこれにより正し
く受信した１４個のビットチャンネルシンボルを８重接
続部１３８への関連する８ビツトコードシンボルと接続
部１３６への″零″′シンボルとに変換する。チャンネ
ルワードが正しくない場合には種々の可能性が存在する
。先ず最初任意のシンボル例えば”　ｏｏ　ｏｏ　ｏｏ
　ｏｏ　”を接続部１３８に形成し、論理”１”シンボ
ルを接続部１３６に形成する。或いは又、正しくないチ
ャンネルシンボルをできるだけこれに関連する正しいチ
ャンネルシンボルに変換し、補正したチャンネルシンボ
ルを関連するコードシンボルに変換することもでき、時
としてはこれを１回の操作により行うことができる。又
１つのチャンネルシンボルの単一のビット誤りを修復ず
ことができる。即ち数個のコードシンボルを同一の確率
（正しくないチャンネルシンボルと数個の正しいチャン
ネルシンボルとの間の同一のハミング距離）で形成し得
る場合には予定の戦略に従って正しいコードシンボルの
１つを置換シンボルとして選択する。一般に多重ビット
誤りは抵当に補正することはできない。次いで正しいチ
ャンネルシンボルを８ビツト復調シンボルに変換する。

この変換も暗黙に行い得るため復調は１操作で実行する
ことができる。正しくないチャンネルシンボルを受信し
たことは、零以外の１つのフラグビットによって接続部
１３６に信号を発生することができる。

これは、本発明の好適な例では実現しない。復調中に発
生ずべき他のフラグビットについて以下説明する。好適
な例ではかかる他のフラグビットのうちの２個のフラグ
ビットを用いる。これがため出力端子１４２には復調器
１２０からの２個のフラグビットに関し毎回１個のコー
ドシンボルがあられれ、ライン１２２にはこのコードシ
ンボルに関する他の信頼性情報が現れ、ブロック１２８
からの接続部（説明の便宜上省略）には１個の同期クロ
ック信号が現れる。この復調自体は本願人の出願による
英国特許第２０８３３２２号明細書に記載されている。

上述した可能性のほかに、コードシンボルの信頼性に対
する信号発生の他の可能性もある。

ブロック１３４は１４ビツト幅のアドレス及び１０ビツ
ト（又はそれ以上）幅の出力デーク通路を有するリート
オンリメモリとして構成することができる。

コートビットへの変換を行う場合には２個の順次のチャ
ンネルシンボル間に毎回存在する間隔ビット（３個）を
ｊ！■視することができる。所望に応じ信頼性情報を形
成するために間隔ビットを考慮することができる。その
理由はこれら間隔ビットも変調制約を満足する必要があ
るからである。従ってこれら間隔ビットは直接前のチャ
ンネルシンボルの１部分を形成するものとみなすことが
できる。

回路の残部の誤り補正に対しては制御及び同期シンボル
を無視する。ブロック１４４は多重入力端子１４２およ
び３２個の出力端子を具えるデマルチプレクサを示す。

このデマルチプレクンングはシンボル状に行うため各出
力端子は、関連する信頼性情報を含む単一の完全なコー
ドシンボルを受けるようになる。好適な例（第２図）で
はデマルチプレクシングをタイムドメインで行う。ディ
ジット”　ｉ　”により示される例えばブロック１４６
のような多数のブロックによってこれに供給されるシン
ボルを、関連する信頼性のある情報を含む３２個のシン
ボルを正しく接続部１４２に到達する時間に相当する時
間周期だけ遅延する。構成素子１４８．１４９を反転器
とし、これにより誤り補正コードのパリティシンボルを
反転させる。構成素子１５０は、既知のパリティチェッ
クマトリックスを用いる第１誤り補正コードの再生兼補
正素子とする。第１及び第２コードのパリティチェック
マトリックスは完全に同一の構成とするがその大きさは
相違させる。この補正自体を以下詳細に説明する。構成
素子１４４から受信した３２個のシンボル毎に再生兼補
正素子１５０の出力側に２８個の８ビツト出力ンンボル
を発生させ、全部の出力シンボルは以下に説明するその
多重信号情報に付随させるようにする。

これがため構成素子１５０の出力側の総合データ率は接
続部１４２のシンボル率の２８　／３２＝　７／　８倍
となる。

数字１乃至２７で示されるブロック１５２によって受信
したシンボルを遅延してディンターリ−ピング効果が導
入されるようにする。ブロック１５２内の数字パ１″′
は構成素子１２０により３２シンボルの群の予定数り４
）の出力に相当する時間周期だけの遅延を示す。従って
数字”１４”は上記時間周期の１４倍の時間間隔を示す
。これがため構成素子１５０による２８シンボル出力の
群の各シンボルは関連する新たに形成された２８シンボ
ルの群に割当てられるようになる。従ってバースト誤り
の効果が長い時間間隔に亘って広がるため一般に新たに
形成された２８シンボルの群の各々には少数の正しくな
いシンボルが含まれるだけである。

構成素子１５４は、既知のパリティチェックマトリック
ス〔１１〕を実現することにより補正を行い得る第２誤
り補正コードの再生兼補正素子とする。

データ処理機構を以下詳細に説明する。再生兼補正素子
１５４の出力側には２８個の（インターリーブされた）
人力シンボルの各群に対し２４個の８ビツトデークンン
ポルが現れ、これらデータシンボルもそれ自体の信号情
報に付随する。これがため構成素子１５４の出力側の総
合データ率はうイン１４２のシンボル率の２４　／３２
＝　３／　４倍となる。ディジット”　１　”で示され
るブロック１５６のようなブロックによってこれに供給
されるシンボルを、各々が関連する有効ビットを含む３
２個のシンボルの整数り２）の群が接続部１４２に到来
する期間に相当する時間周期だけ遅延させるようにする
。ブロック１５８はユーザの装置（図示せず）への出力
端子１６０に正しい順序で到来する２４個のシンボルを
表わす並直列変換器とする。各シンボルは信号情報を具
える。

３２個のデータビット（即ち４データシンボル）によっ
てステレオ再生用の１オーディオ読み取り信号を正しく
構成する。４個のデータシンボルの１個を無効にする場
合にはオーディオ信号の全部又はその１部分が無効とな
り、これに対し１個以上の隣接オーディオ信号から取り
出した補間信号が置換されるようになる。このマスキン
グは本例では説明しない。

（発明の背景及び原理） 復号原理は以下の諸点に基づくものである。

・第１コード（Ｃ１，ブロック１５０における補正）及
び第２コード（Ｃ２，ブロック１５４における補正）に
対してシンボルの信頼性情報を用いて補正戦略を決める
と共に適応選択により誤りシンボル及び消去シンボルの
補正を高い確率で達成し、正しくない補正の危険性を十
分に小さくする。

・双方のコードに対してはシンボル及び冗長シンボルの
信頼性清報を共に戦略に従って用いる。

・双方のコードに対して誤りシンボル及び／又は消去シ
ンボルの理論的な最大補正を行う装置を用いるのが好適
である。

・２個のコードを多重に用いて双方のコードに対する復
号を同一の装置で行う。

・前述したザブシステムにより供給し得る信頼性のある
種々のレベルの第１コードを用いる。しかし好適な例で
はこの数を説明の便宜上２とする。

・第２コードでは信頼性４レベルを用いる（即ぢ無フラ
グビット、Ｆ３フラグビット、Ｆ２フラグビット、Ｆ１
フラグビット、毎回低信頼性の順序が増大する）。これ
ら信頼性のあるレベルは、第１コードの復号中に発生ず
る情報即ち第１コードに追従する復号戦略、この復号戦
略の結果及びこの復号処理が用いられ（μ調器により供
給される信頼性のある情報から決める。

・復号の開始前、受信した信頼性情報をフラグプロセッ
ザで処理する。このフラグプロセッザによって、復号中
追従ずべき戦略部ぢ消去ンンボルの数及びこれを超過す
る誤りシンボルの最大数を決め、月つ前述した所の１部
分として消去シンボルの位置および推測シンボルの位置
をも決め、更に復号結果から出力フラグビット形成する
。

・フラグプロセッザにより行うべき戦略をリードオンリ
メモリによって決める。このリードオンリメモリは容易
にマスクプログラムを行うことができる。

・戦略決定装置及び実際のデコーダによって各コードに
対する順次装置を個別に構成する。これら装置はコード
毎にパイプライン組成て作動するためデコーダは追従す
べき戦略が決まった後にのみ作動する。

（復号装置の一般的なブロック図） 第２図は本発明復号装置の一般的なフロック図を示す。

装置の手順は次の通りである。１つのコードワードを処
理し得る前にそのコードシンボルの全部をその信頼性情
報と共にプロセラシンクメモ’Ｊ（３６）に記憶する必
要がある。コードワードの処理は、シンボルをバッファ
４０内にロードすると共にその主フラグビットをバッフ
ァ４２にロートすることにより開始する。種々のフラグ
ビットは計数器Ｆ（１，・・・３）ＣＮで計数する。次
いでンーケンザを作動させ、このシーケンサを主として
アドレス割数器５６及び戦略決定リードオンリメモリ４
４により構成する。従って復号中追従すべき戦略は計数
器Ｆ（１・・・３）ＣＮの位置を基として決る。

戦略が決まった後゛′停止″ビットが高レベルとなり、
アドレス計数器５６が停止する。次いで実際の復号作動
が開始する。即ちデコーダ７２、？ｉｆｆ助フラグを形
成するためのＢＣＰ／　ＰＩＥ　Ｓ発生器６４、及びフ
ラグハートンニンク素子６６を作動させて他の処理又は
ユーザに対しフラグビットを発生させるようにする。上
述した所を更に詳細に説明する。

コードシンボルとしては８ビツト幅のコードシンボルが
入力端子２４に到来し、同期パルスを有するコードシン
ボルが入力端子２Ｇに到来し、且つ４ビツト幅の信頼性
即ち信号情報を有するコードシンボルが入力端子２８に
到来する。各シンボルに対しては次のビットが関連する
。

八−１ビツト。このビットは関連するコードシンボルが
復調時最大シリーズ規準を満足していないか否かを示す
。この規準は２つの順次の信号変換間で多くとも１０チ
ヤンネルビツトを有する。

ト１ビット。このビットは最小シリーズ規準が満足され
ているか否かを示す。この規準は２つの順次の信号変換
間で少なくとも３チヤンネルビツトを有する。

Ｃ−１ビツト。このビットは高周波包絡線のアナログ信
号レベルが十分に高かったか否かを示す。

Ｄ−１ビツト。このビットは同期の品質が゛′良好′″
であるか″不良″であるかを示す。

これら４ビツトを適宜選択してリードオンリメモリ２２
により多数の種々の異なる信頼性レベルを形成し得るよ
うにする。この場合のビットの選択は前述した型の誤り
によって、即ちリードオンリメモリをマスクプログラマ
ブルにすることによって決め、この選択は容易に実現及
び変更することができる。本例ではこれを簡単に達成、
即ち信頼性ピッ）Ａ及び８間の論理ＯＲ機能によって達
成する。シンボルが１方（又は双方）の規準を満足しな
い場合には主フラグピッ）Ｆｌを”　１　”にセットす
る。このＯＲ機能は単一ゲートにより達成する。この場
合ビトＣ及びＤは無視する。

バッファ２０は入力及び出力の時間適合に用いる。

一般に２つのシンボルの記憶深度は相違する。従ってそ
の読み取りは回路自体のクロック信号発生器（図示せず
）により発生ずるライン３０のクロックパルスによって
行う。

構成素子３４は４ビツト幅の読み取り／書込みメモリ３
６に適合する双方向性（デ）マルチプレクサ構体とし、
これによって入力端子２４のフロー変動に適合させると
共にディンターリ−ピングを実現する復号を行うように
する。このディンターリ−ピングは毎回予定のスターテ
ィングアドレス及びアドレスステップで書込み及び読み
取りを実行することにより行うが、これは説明の便宜上
ここでは詳細に示さない。メモリ３６の容量は４ビツト
の各々の６４に位置とする。これら位置を著しく多くし
て接続部２４．２６の入力フローの変動に対しても適合
し得るようにする。８ビツトシンボルは夫々２ヒツトフ
ラグ情報と共にライン３２に移送する必要力ある。以下
説明するように第１コートにょっ−Ｃ４出力信頼性レベ
ルを構成する。これらレベルの各セントを記憶及び移送
に対し２ビツトフラグ情報として符号化する。、例えば
旧数器Ｆｌ・・・３ＣＮ及びビット１；胛／　ＰＩＥ　
Ｓを形成するポインタ発生器のプロセスに対してはフラ
グビットＦ１・・・３を個別に用いる。これがため計数
器の各々は特定のビットパターンにより作動して計数器
を増分させる人カデ」−ダを具える。

シンボルをプロセスするためにこれらシンボルをメモリ
３３６から読み取る（毎回４ビツト、信頼性情報は２ビ
ツトのみに関連する）。これがためライン３８は２ビツ
トのみの幅を有するものとする。

コードワード又はフレーム（夫々３２及び２８シンボル
）のプロセスは、シンボルを先入れ先出しくＦＩＦＯ）
メモリ４０にロードし、２ビツトフラグ情報を先入れ先
出しメモリ４２にロードすることにより開始する。物理
的な実現を行うためには先入れ先出Ｌメ％　ＩＪ　４０
．４２．７４を適宜構成して単一のランタムアクセス読
み取り／書込みメモリを形成し得るようにする。このメ
モリの容量を１０ビツト（シンボルと２ビツトフラグ情
報）の１０４位置とする。

説明の便宜上以下先入れ先出しくＦＩＦＯ）メモリの例
に示すようにする。第１コートの復号には３２シンボル
リコードワードを受信して２８シンボルのコードワード
を出力し、第２コートの復号には２８ンンボルのフー、
トワートを受信して２４ンンボルのコードワードを出力
し得るようにする。又メモリ３６に対して時間適応を考
慮する必要があり、この場合には容量がコードワードの
４つのカテコリの各々の全内容に対して少なくとも十分
となるようにする。

フラグ情報を復号して計数器Ｆｌ　−３ＣＮで計数する
。

本例では第１コードに対しては計数器ＦＩＣＮのみを用
いる。コードワードの処理の開始時にはこれら計数器を
リセット信号（ｉ！明の便宜上省略する）により零にリ
セットする。計数器は任意瞬時に位置”　７　”　（１
１１）に到達するとｉｔ数を停止する。この計数」二限
はコートの容量を基にして選定する。

ａ１数存量が高ければ一層改善されるとは限らない。

この改善度は補正し得る誤りの部分から決る。更にこの
検出はシミュレートされた既知の誤りに関連するように
なる。

メモリ４４を用いて追従すべき復号戦略を決めるように
する。このメモリはマスクプログラムし得るリードオン
リメモリとするためその内容を容易に変更し−Ｃ関連す
る適用に対する最適の戦略が得られるようにする。本例
は特に、直径がほぼ１２ｃｍの光学的に読み取り可能な
ディスクにオーディオ情報を高品質でディジクル記憶す
るいわゆる゛′コンパクトディスク″システムに適用す
るものである。このメモリ４４によって種々の異なる信
号を発生し、多数の出力は２回用いる。即ち最初は以下
説明するデシジョン構造で達成される追従すべき戦略を
決めるために用い、次いでこの戦略の決定後回路の他の
部分を作動させるために用いる。上述したデシジョン構
造は、論理装置７０　（ＲＯＭ　２＞、プロセッシング
メモリ（Ｆ　１−３ＣＮ、マルチプレクサ６８）、プロ
グラムメモリ４４及びプロクラム計数器５６を具える特
定の用途のマイクロプロセソ→ノによってそのまま達成
することができる。

メモリ４４の出力側４６に識別量を示す３ビット信号Ｉ
ＥＶ　ＡＬを出力する。この出力の値を、比較器として
作動するリードオンリメモリ７０で計数器Ｆｌ　−３Ｃ
Ｎの位置の１つと比較する。追従すべき戦略が一旦決ま
ると、この出力はポインタ発生器６４にたいする信号Ｎ
ＥＲを形成し、この発生器６４によって関連するコード
ワード内で処理ずべき消去シンボルの最大数、即ち量”
　ｅ　”を示す。

メモリ４４の出力側４８に２ビット信号を出力する。

戦略がいまだ決まっていない場合にはこの出力は信号Ｆ
Ｌ　ＳＬとなりこれによりマルチプレクサ６８を３個の
計数器Ｆｌ　−３ＣＮのうちの１つの位置に対し作動さ
せるようにする。戦略の決定後この出力はデコーダ７２
に対する信号ＡＮＦとなり、このデコーダ７２によって
消去シンボルのほかに補正すべき誤り信号の最大数、即
ちＨ”　ｔ　”を示す。本例では冗長度を考慮してｅ＋
２ｔ≦４とする。更にメモリ４４の出力側５０に１ビッ
ト停止信号を発生する。このビットが低レベルである限
り戦略の決定はいまだ進行中である。このビットが高レ
ベルになると実際の復号が開始される。

リードオンリメモリ４４の出力側５２には１ビット信号
を出力する。戦略が決定されている間はこの出力は信号
Ｃｏ　ＴＳとなりこれによりリードオンリメモリ７０を
作動させる。従ってこの場合にはメモリの２つの人力間
が一致しているか又は゛これよ２も大きい゛の関係をテ
ストする。戦略が決定してしまうとこの信号はフラグハ
ードンニング素子６Ｇに対する第１識別コード１１、Ｃ
Ｄの２ビツトの内の１ビツトを構成する。

リートオンリメモリ４４の出力側５４に６ビツト信号を
出力する。戦略が決定されている間はこの信号は６ビツ
トアドレスＮＢ八〇となりこれにより計数器５６を作動
させてアドレスジャンプを行い得るようにする。戦略が
決定されるとこの６ビツト信号は部分的に夫々用いられ
るようになる。即ち最初の２ビツトは第２識別コードＦ
Ｌ　ＧＣとしてポインタ発生器（［Ｅ　ＥＰ　／Ｐ　Ｂ
Ｓ　）６４に供給する。次の１ビツトは第１識別コード
ＩＬＣＯ（フラグハードンニング素子６６の補間レベル
コード）の第２部分を構成する。

このビットの２ビット１ＬｃＯ０，１によって第２コー
ドの復号中シンボルフラグビットの作動を制御する。最
後の３ビツトＰＨＣＯ（フラグハートンニングコードま
たはリスク表示コード）もフラグハードンニング素子６
６に供給して両コードの入りフラグビットを処理して出
フラグビットを形成し得るようにする。

これがためメモリ伺は１３ビツトより成る１ワード長さ
を有するようになる。６ビツトアドレスはクロック信号
ＰＣＣＬの制御のもとで進段するプログラム計数器５６
によって供給する。しかしライン５０の信号の制御によ
って八Ｎ［］ゲート５８をブロックして計数進段が停止
し得るようにする。又、この計数器には゛誤りパ信号の
入力端子６０を設けこれにより１つのジャンプ（新たな
アドレスＮＵへＤ５４のロード）を行うか又は行わない
ようにするか或いはリードオンリメモリ４４のアドレス
を増分し得るようにする。又、計数器にはリセット入力
端子１７Ｂ八Ｃを設は復号の開始時に計数器が出発位置
にリセットされるようにする。この出発位置自体は、入
力端子６２の信号即ち５個のパ０′”ビット及び復号が
第１コード（３２シンボル）に関連するか又は第２コー
ド（２８ンンボル）に関連するかにより決る他の１ビツ
トによって決る。メモリ４４の内容を以下詳細に説明す
る。

ライン４８の２ビット信号ＦＬ　ＳＬの制御のもとで、
マルチプレクサ６８によって計数位置Ｆ（１・・・３）
　ＣＮのうぢの１つを比較器として作動するリードオン
リメモリ７０に接続する。このメモリ７０は前述した３
ビット信号聞乱をライン４６から受けているためライン
５２の信号の制御により次の２つのテスト即ち＞［ＥＶ
ＡＬまたは−ＥＶ　ＡＬの何れか一方を実施する。

停止ビットが戦略の決定後高レベルになると実際の復号
を開始する。計数器ＦＩＣＮ、　Ｆ２ＣＮ、　Ｆ３ＣＮ
の関連する位置及び補正できる消去シンボル（ライン４
６の信号によって示されるＮ［Ｅ　Ｒ＞の数をＦＩＦＯ
メモリ４２からのフラグビット及び第２識別コードＦＬ
　ＧＣと共にポインタ発生器６４に供給する。この発生
器よってシンボル即ちＢＢＰおよびＰＢＳ毎に実際のデ
コーダ７２に２個のフラグビットを供給し得るようにす
る。

ＥＢＰ：　関連するシンボルを消去シンボルとする。

ＰＥＳ：　関連するシンボルを推測シンボルとする。

本例では全部の消去シンボルも補助フラグＰＥＳを有す
る。

必要且つ可能な限りデコーダ７２によって誤りシンボル
及び消去シンボルの補正を行う。この目的のため、特に
このデコーダには全コードワードに対する記憶スペース
を設ける。これと同時に処理後直前のコードワードを出
力し得ると共に処理前直前のコードワードを人力し得る
ようにする。次いでバッファメモリ４２からの主フラグ
ビットを他のバッファメモリ７４に転送する。メモリ７
４の容量はデコーダ７２における記憶遅延をブリッジす
るには充分な大きさとする。或いは又デコーダ７２にお
いて後者の記憶遅延を行うこともできる。

デコーダ７２は関連するコード（３２及び２８シンボル
）のパ長い″及びパ短い″′コードワードを識別するｌ
ビット制御信号を受ける。

復号後シンボル（正しい又は正しくない）をデコーダ７
２から出力する。次いでこのデコーダ７２によって毎回
１つのシンボルＳＦＬに関連する情報を出力する。

ＳＥＬ関連するシンボルが零以外のシンボルで補正され
ていることを示す。これがためこれを消去シンボル又は
誤りシンボルとすることができる。従って補正パ零″ン
ンボルを有する消去シンボルは示さない、 更に情報は以下に示す全コードワード に関連する。

・１ｊＢＰ　（１ビツト）；このコードワードは補正し
得ない。

・ＮＥＥ（２ビツト）：誤りシンボルの数が補正された
消去シンボルの数のほかに 存在する。

・ＮＳ　ＦＬ　（３ビツト）：これはビットＳＦＬが値
”　１　”の場合のシンボルの数を示す。

・Ｗ（１ビツト）：これは追加の誤りシンボルがフラグ
ビットＰｆＥＳにより示さ れないシンボル位置に在る場 合を示す。

第１コードの復号中ＦＩＦＯメモリ４２は、信号ｆＥＩ
ＥＰ及びＰＥＳが形成されるまで信頼性フラグを記憶し
、ＦＩＦＯメモリ７４は信頼性フラグの次の記憶を行い
、コードシンボル及びフラグ日ＵＰ及びＰＬをデコーダ
７２に供給して補正を行い得るようにする。復号の完了
後復号された８ビツトシンボルが出力端子７Ｇに現われ
る。又、コードシンボル毎にメモリ７４からの関連する
信頼性フラグをフラグハートンニング素子６６に供給す
る。第１コード（ＣＩ）に関連する場合には処理結果を
短期間の処理後出力端子７８に再び出力させて関連する
シンボル及びその信頼性に関する表示を発生し得るよう
にする。次いてバッファ４０に記憶されたシンボルをそ
の信頼性フラグと共に、ライン３２及びマルチプレクサ
３４を経てメモリ３６に供給して記憶する。第２コード
に対してはコードワードシンボルをメモリ３６の正しい
アドレスで読取ってタイムドメインにおけるインターリ
−ピンクをキャンセルし得るようにする。バッファ及び
テ知−ダ７２への情報供給も第１コードにつき説明した
所と同様に行う。この場合の相違点を次に示す。

・戦略決定が相違する。

・ワード′の長さが短かい。

・復号されたシンボルを出力すると、これらシンボルは
フラグハードンニング素子６６でフラグ情報を処理した
後素子８０に供給する。

Ｊ　”Ｆ　８０にはフラグハードンニンク素子６６から
の決定フラグ［ＩＲＱを関連するコードシンボルと共に
供給する。決定フラグは２値とする。この値によって決
定が負であることを示す場合には関連するコードシンボ
ルを例えば補間又はフィルタによってマスクする。又、
素子８０は第１図の素子１５６によるディンターリ−ピ
ングと同様の効果をも呈する。又、信号処理素子を出力
端子８２に接続することができる。

（デコーダ７２の説明） 第３ａ及び３ｂ図はデコーダ７２のブロック図を示す。

このデコーダは特に本願人による同時出願の［デコーデ
ィング装置」と殆んど同様であり、その相違は少くとも
サブシステム７２に関し次に示す通りである。

・以下に示す例においてコードの最小距離をシンボルに
対し７の代りに５とする。

・コードワードの長さを３２シンボル程度とする。

・消去シンボル（ＮＢＲ）の数を外部的に供給するため
検出８１数は必要゛Ｃはない。

・コードの各特性により多数のステップを簡素化するた
め、必要な構成素子の数及び処理時間を節約することが
できる。

コードシンボルは８ビツトを具えると共にガロア−フィ
ールドＧＦ　（２８）において基間数の既約多項式Ｘ６
＋Ｘ　’＋　Ｘ３＋Ｘ　２＋　１で規定することができ
る。コー１・のジエネレーク多項式は繰返し積ｇ（Ｘ）
　−ｐｉ　（Ｘ−ａｂ″ｌ）。

ここに１−０・・・３及びｂ＝ｏとなる。復号に対して
はシンボルはＲＩＥＳハイドシリアリで、即ちＰＩ　Ｆ
Ｄバッファ４２からのフラグ情報の８コードヒツト及び
２ヒツトで受信される。（フラグビット情報の接続は第
２図において説明の便宜上省略する）。

又、シンボル当りのフラグピッ）ＰＩＥＳは第２図の発
生器６２から到来する。コードンンポルは記１意信号Ｍ
ｌ’ｌの制御のもとてラッチ回路ＮＷＳに記憶する。

次いでシンボルを排他的開回路ＸＯＨに供給し、ここで
これらシンボルを、レジスタ１５０・・・ＩＳ３に記憶
された条件付きのシンドロームシンボルにビット状に加
算する。次いで加算結果を信号１１１Ｔの制御のもとて
レジスタＳＲに一時的に記憶し、その後これを１個以上
のファクタ”　ａ″″（−ガロア　フィルドの基本素子
）で乗算するか又はしないで一連のレジスタＩＳＯ・・
・Ｒ３３の出力レジスタに供給する。図において三角形
は乗算処理を示す。これがため４重のフィードバックを
行うことができる。

又ＲＯ・・・Ｒ４（Ｒ４は次のサイクルのＲＯに相当）
はサイクル毎にレジスタが順次読取られ（低レベルのＲ
１クロックパルス）、次いて再ひ摺込まれる（高しベル
ノＲ１クロックパルス）ことを示す。全部（Ｄコードワ
ードが受信されると、シンドロームシンボルが作動可能
となり、ラッチ回路Ｌ　八Ｔを経て／ンドロームに読取
り信号ＳＲＤの制御のもとて実際のデコーダ（第２演算
装置）に供給されるようになる。スタート信号ＳＩＰに
よってンントローム発生器のレジスタを零値にリセット
する。ラッチ回路ＬＡＴは３状態出力を発生ずる。

シンボルが到来すると、これらシンボルを、マルチプレ
クサ２００を経て２ビツトフラク情報と１２ピツＩＩＪ
の追加”　ｏ　”ビットにより補充されたピッ）ＰＥＳ
と共に容量が３２位置のメモＩＪｓＭＥに記憶する。マ
ルチプレクサ２００は信号ＩＰＴにより制御する。メモ
リＳＭＩＥのアドレスはり一トオンリメモリ２０２によ
り供給する。メモリＳＭεは１メモリ勺イクル中読取り
及び書込みを行い得るようにする。

再書込みしたシンボルは読取ったシンボルの更新シンボ
ルとするか又は次のコードワードのシンボルとすること
ができる。リードオンリメモリ２０２自体は語数器１．
Ｃ口によって制御する。この計数器をコードワードの受
信開始時に位置ＩＩＢ　ＸＣＯ＝　ａ３１　にセットし
、この計数器位置を各リセットステップに応じてシンボ
ル゛１ａＩＩＮガロア　フィールドの基本シンボル）に
より除算する。かかる構体は直線性計数器の構成よりも
幾分複雑ではあるが回路のその他の部分を簡素化する。

信号ＩＰＴは計数器のエネーフル信号として用い、信号
ＭＷはリセット信号として用い、信号ＳＰＩによって初
期設定を行い得るようにする。これがため、対数決定装
置ＬＯＧを特に具えるメモリ２０２に直線性増分計数位
置（従って２５６ワード）を形成する。リードオンリメ
モリ２０２内の適当な部分ＬＯＧを作動させる選択信号
を信号ＯＲＤとする。従って毎回出力側に１６ヒツトの
信号即ち非反転形態且つビット状反転形態の値の信号が
現われる。これによっても回路を更に簡素化する。アド
レスＳＭ　ＥＡ　Ｄには８個の非反転出力ビットのうち
の６個の最下位ビットが含まれる。バス２１４は第３ａ
図及び３重図に夫々部分的に示ず。後述するバス２０６
も同様に部分的に示す。これらハス２１４及び２ＯＥ間
には構成素子２２４を夫々示す。

メモリ２０２の他の出力ビットを以下詳細に示す。

メモ’）ＳＭＥの読取り処理（メモリ２０２からのアド
レス）をラッチ回路２０４の読取り制御信号Ｍｌｌによ
って開始させることによりシンボルを更新する。

従って排他的ＯＲ回路２０８の入力ハス２０６に補正シ
ンボルを供給するき共に補正されたシンボルをマルチプ
レクサ２００を経てメモ！ＪＳＭＨに再び記憶する。補
正≠０となる度毎に信号ＣＵＲが現われる。

ＰＩＥＳ＝Ｏ（セット／リセットフリッププロップ２１
０がその■出力側に゛１″レベルを発生）のシンボルに
対してかかる信号が現われる場合にはＡＮＤゲート２１
３によってフリップフロップ２１０の状態を切換え、従
って非推測シンボルに対する補正が関連するコードワー
ドに対して行われたことを示す反転信号ｙを成形するた
めコードワード全体を推測する必要があるとみなされる
。この原理を第２図のフラグハードンニンク素子６６に
用いる。コ−トワードの開始時における反転信号ＩＥＲ
ＩＦのリセットは説明の便宜上省略する。又、ピッ）Ｃ
ＵＲは、メモ！ＩＳＭＥの０″を以前に充填したビット
位置に記憶すると共に、前述した信号ＳＦＬとして用い
る。メモＩＪ　３Ｍ口からの２ビツトフラグ情報によっ
−Ｃ排他的０＋＋回路２（］８をバイパスする。又、信
号ＣＵＲを３ビツト計数器２１２で計数して第６ａ図に
関連する信号Ｎ５ＦＬを形成し得るようにする。コード
ワードの開始時に４数器２１２を信号Ｒ３によりリセッ
トする。

コートワードの補正終了時には出力端子ＣＯ８にシンボ
ルを、ｌｌｌＥｓ及びフラグＳＦロフラグＰＢＳはｊｌ
（視する）からの２ビツトフラグ情報と共に発生させる
。これがためメモＩＪｓＭＢは内部記憶機能及びフラク
ビットの中間記憶機能を呈する。

構１戊素子２０２．２１６．２１８．２２０．２２２．
２２４によってガロア−フィールドｔｌ、Ｐ　（２８）
で計算を実行するサブンステムを構成する。処理すべき
シンボルはバス２１４から到来する。メモリ２０２は次
の３つの作動を選択的に実施することができる。

・部分ＬＯＧによって到来したシンボルａＪの対数Ｊを
決める。従って２つのべき指数を加算することにより乗
算を一層容易に行うことができる。

・部分ＱＢＱによって平方ロケータの弐Ｘ２＋Ｘ→Ｂ（
１３は信号ＱＲＤにより記憶素子［ＩＭ　［ＥＭ　２２
２から取出す）の平方根を決めこれにより正しくないシ
ンボルに対する局部情報を得るようにする。

この場合には信号ＱＲＤによって部分ＱＩＥＣを選択す
ると共に３状態バツフア２２４を導通せしめて項Ｂを記
憶素子２２２から取出し得るようにする。

・部分間ＲによってシンボルランクナンバａＪの値Ｊが
コードワード（３２又は２８ンンボル）の実際の長さ内
にあるか外にあるかを決める。

実際の長さ゛外″の場合には誤り信号をライン２２６に
発生する。部分ＱＩＥＱ、　ＬＯＧの処理結果を素子２
１６．２１８に出力する（メモ’）ＳＭＥのアドレスは
すでに説明した）。部分００Ｒは信号ＱＲＤの値に関係
なく常時作動し、２つのコート間の識別に対する選択信
号ｃ、、ｌ”ｒをも受ける。種々の作動は２つのコード
に対し部分［１旧シ１，２を識別することにより記号的
に示す。

構成素子２１８を８ビツトレジスタとし、これにより信
号ＩＮＶの選択制御のもとてメモリ２０２の出力値を反
転形態又は非反転形態で記憶する。これがためこのレジ
スタはマルチプレクサの機能をも呈する。記憶制御は、
クロック信号５ＹＣＬ（シンボル　クロック）とデコー
ダの内部シーケンサにより供給されるプログラム信号Ａ
Ｉ’ｌＲとのへＮＤｌｆｆｌ能によっ−０行う。

構成素子２１６を８ビツト加算器とする。この素子２１
６は、メモリ２０２から受けたシンボル及びその反転値
を選択するだめの制御信号ＩＮＶと、加算処理（従って
２つのシンボルの乗算）を行う信号ＭｔｌＬと、信号ｚ
ＳＳとを受ける。信号ＺＳＳによって、零シンボルが乗
算時の係数として発生する場合には素子２１６の出力側
ニ゛零″信号（ＩＩ　ＢＸ　００）を発生サセるように
する。この目的のため、零シンボル検出器をハス２１４
に接続する。零シンボル検出器には８ビツト幅のＮＯＲ
ゲー）２２１！を設ける。このゲートにより零ビットの
みより成るシンボルの制御のもとで゛ｌ°′出力を発生
ずる。このゲートにはラッチ回路２３０を接続し、この
ラッチ回路を信号ＡＷＦ及びシンボルクロックＳＹ　Ｃ
ＬのＡＮＤ機能（この機能は素子２１８にシンボルを書
込むためにも用いる）によって作動させる。又エネーブ
ル信号ＭＵＬにより導通せしめるエネーブルゲート２３
２及び信号２ＳＳを最終的に供給するＯＲゲート２３４
をも設ける。これがため、係数として作用する零シンボ
ルに対して正しい処理を行うことができる。

加算器２１６によって８ビツトシンボル及び出ツノ桁上
げ信号を表わす９番目のビットを発生ずる。

構成素子２２０を逆対数発生器とする。加算器２１〔に
よる桁上げが行われない場合には出力シンボルａ　Ｊ　
＋　１を受信したシンボルｊから形成する。各々が８ビ
ツトより成る５１２ワードに対するリードオンリメモリ
構成の動作はアドレスを再計算する檗備よりも迅速に行
う必要があることを確かめた。

この処理問題は、関連するガロア　フィールドが２５６
エレメントを具えるが、これでモジュロ−２５５加算を
行うと云う事実に基くものである。リードオンリメモリ
２２０によって再び非反転形態及びビット状反転形態の
シンボルを出力する。このメモリの２重機能をＩＬＯＧ
及び比０ＧＡ（逆対数）に分割して示す。フロック２２
２は８ビツトレジスタを示し、このレジスタは全部で１
６ビツトの非反転及びビット状反転出力を発生ずる。こ
の出力をバス２０６を経て再び１６ビツト幅の入力端に
フィード／＜ツクする。その他の部分に対しては出力情
報に゛非反転″′部分を排他的ＯＲ回路２５０又は３状
態バツフア２２４に補正シンボルとして供給する。更に
レジスタ２２２には多数の論理機能を実現するために制
御信号ＳＣＯ５、＋３　ＷＲ、Ｍ　Ｉｌｌ、及びＩＩ八
へを供給する。

レジスタ２２２の入力端には排他的ＯＲ回路を接続しこ
の回路にリードオンリメモリ２２０及びマルチプレクサ
の出力を供給する。信号Ｂ八Ｃの第１信号値によってバ
ス２０６の信号に対しこのマルチプレクサを導通状態と
する。又、信号Ｂ八Ｃの第２信号値によってこのマルチ
プレクサを゛０″シンボルの発生器として制御する。

排他的ＯＲ回路の出力部によって第２マルチプレクサ回
路の第１人力部を構成する。この第２マルチプレクシ回
路の第２人力部はバス２１４０８ビツトシンボルを受け
ると共に３状態バツフア２２４によって導通又は非導通
状態となる。この第２人力部は、信号ＭＩＩＬ＝Ｏ（乗
算を行わない）、ＢへＣ＝Ｏ（第１マルチプレクサ機能
で循環結合）及び１３１１１Ｒ＝　１（書込み信号制御
）の際に導通状態となる。その他の全ての場合には第１
人力部が導通状態となる。

第２マルチプレクザの出力部にはレジスタを接続する。

ＭＩＩＬ＝１（乗算）又は１３Ａｃ＝１（循環結合無し
）或いはＢＷＲ＝１（書込み制御）の場合にはこのレジ
スタは充填される。３個の制御信号の全部が霊位である
場合にはその内容は保持される。

３状態バツフア２２４は信号ＱＲＤ＋　ＳＹ　ＣＬ　＊
　（Ｍ　ＩＩＬ　＋ＢＡＣ）により作動すると共にレジ
スタ２２２の非反転内容をハス２１４に供給してガロア
フィールドユニットで他の処理を行い得るようにすると
共にメモリ２３８（以下に説明）に記憶を行い得るよう
にする。信号ＳＹ　ＣＬをシンボルクロックとし、これ
を回路の内部クロック発生器により発生させる。信号Ｑ
ＲＤをプＸ」グラムくレジスタＩ’ｓ　Ｒ）により形成
してリードオンリメモリ２０２て素子ＱＢＱを作動させ
得るようにする。信号ＱＲＤをへＮＯゲート２３Ｅでバ
ス２０６のピッ）　”　５　”と合成する。このビット
は式Ｘ２千に十Ｂ＝０に解がない場合には＋１１１１と
なり、これは関連するワードが補正し得ないものである
ことを示す。

次いでこのワードのシンボルをＣＯ８として出力する。

補助メモリ２３８をバス２１４に双方向に可逆的に接続
する。このメモリは２個のメモリＨＭＢ（８ビツトより
成る８ワード）、ＷＭＢ（８ビツトより成る４ワード）
及び消去゛位置に対するバッファ（８ビツトより成る４
ワード）を具える。補助メモリは中間結果に用いるよう
にする。区分ＥＢ　ＰＩ’を計数器２４０によりアドレ
スする。この計数器は、コードワードをシンボルＲＢＳ
として受けると共に復号を開始する際にプリセットする
。又、ＢＢＰフラグを具えるシンボルを受けると共に次
に消去位置を読取る（Ｅ　ＲＤ　）必要がある場合に計
数を行う。この区分における書込み処理中計数器ＬＣＯ
の位置によって消去位置を示し従って先入れ先出しバッ
ファを得ることができる。又、同期はクロック信号ＳＹ
　ＣＬによって行う。

又メモリ２３８は記憶区分ＩＭ　Ｅ、　ＷＭ　Ｅ、　Ｂ
Ｅ　ＰＦ及び復号制御を示す部分Ｉ１０を具える。これ
がため、次に示す制御及びアドレス信号を受ける。

Ｉへ〇、　ＷＡＤ　：　ＨＭＩＥ、　ＷＭしくご対する
アドレスＥ［Ｅｒ’　：　Ｅ口ＰＦにおける書込み処理
ＷＷＲ，ＩＩＩＲＤ　：　ｌ！ＩＭＢにおける夫々書込
み及び読取り処理 ＋＋１１１Ｒ，ＨＲＤ　：　ＨＭεにおける夫々書込み
及び読取り処理 ＩＤＳ　：補助メモリにおける（即ぢ素子０ＣＡ（２１
６）を経る）直接及び間接書込みの選択 ＳＲＤ：記憶用レジスタＩＳＯ・・・３からのンンドロ
ームンンボルの読取りを制御 （ラッチ回路ＬＡＴ参照） ＩＥＲＤ　：　（ＢＢＰＦからの）読取り／消去位置復
号のシーケンスは部分ＰＳ　Ｉｔ、　ＳＢ　ＯＲＯＭ　
、及びＳＣＯにより行う。素子ＳＣＯを７ビツトアドレ
ス計数器とする。素子ＳＩＥ　ＯＲＯＭを夫々が３０ビ
ツトより成る１２８ワードの容量を有する制御メモリと
する。素子ＰＳＲをマイクロブロセッザクロックの反転
値’ＭＴ’１ＴＩＴの制御により毎回ロードされるプロ
グラム状態レジスタとする。メモＩＪ　ｓｃ　ｐＲＯＭ
の３０個の出力信号を第３Ｃ図に示す。図中第１ビツト
によってメモリ区分ＨＭ　Ｈにおける読取り及び書込み
を選択する。第２ビツトによってメモリ区分ＷＭＩＥに
おける読取り及び書込みを選択する。第３及び第４ビツ
トは制？１１１ｇ１数器に供給する。従って命令の実行
時間は３．４．５又は６クロツクザイクルに決めること
ができる。これら２ビツトによって一定値に減分された
ε１数器をロードして次のメモリ位置のアドレスを作動
可能にする。第５ビツトによってシンドロームシンボル
の読取りを制御する。第６ビツトによって反転を制御す
る。第７ビツトによって乗算を制御する。第８ビツトに
よって累算を制御する。第９ビツトによってレジスタの
記憶を制御する。第１０ビツトによって他のレジスタの
記憶を制御する。第１１ビツト及び第１２ビツトはメモ
リュニッ）ＷＭＥのアドレスを成形する。第１３乃至第
１５ビツトはメモリユニットＩＩＭ　Ｂのアドレスを形
成する。第１６ビツトによって前記直接／間接処理を制
御する。第１７乃至第１９ビツトは復号する。値（０・
・・４）に対し、これらビットは消去位置の数を示す（
この数として４以上はコードのコード距離のため不可能
である）。

他の信号処理に対しては高い値のビットを用いることが
できる。即ち、第２０及び第２１ビツトによってプロク
ラムが通常のようにＡＩＭ持されている（ｋ　＝Ｏ）場
合、及び補正が不可能である（ｋ＝１）か又は完了して
いる（ｋ　＝２　）か或いはジャンプ制御に対し作動し
ている（ｋ　＝３　”）場合を示す。第２２ビツトによ
ってシンボル位置がワード長さ内に適合するか否かを決
める検査の実行を制御する。第２３ビツトによって補正
が行われたことを信号で示す。第２４乃至第３０ビツト
はジャンプを行う必要がある場合の新たなアドレスとし
て用いる。これらビットはアドレス計数器ＳＣＯに戻す
。

又アドレス計数器ＳＣＯは次ぎに示す５個の信号をも受
ける。

ＪＭＩ）　：ジャンプを行う必要があることを示すＳ１
’Ｐ　：停止制御を示す。

１”ＪＭＩ、１ニブログラム状態レジスタＰＳＲからの
２ビット、これによりサイクルの長さを 示す。

５ｃｏｓ　：クロックパルス、これにより計数器の位置
を減分する。

最後に、回路には種々の条件を検査する検査ザブンステ
ムを具える（第３ｄ図及び３０図のフローチャー１−参
照）。このサブシステムには次に示す信号を供給する。

ＮＯＲ：　ワードの消去シンボルの数（第２図の戦略Ｒ
ＯＭ４４により表わされる）を示ず。

ＡＮＦ　：数ＮＢＲのほかに誤りシンボル（非消去シン
ボル）の最大可能数を示す。

ＲＡＴ　：　シンボル位置がワード内に位置するか否か
を決めるためのレジスタＰＳＲからの要求信号。従って
区分間Ｒの出力が 作用する。

ＺＳＳ　：零シンボル。

ＮＲＴ　：式に２＋に十Ｂに解が無い場合を示す。

ＭＰＳＴ　：マイクロプロセッサを開始させて全ての構
成素子が順次初期状態となること を示す。

ＴＳＨ＋補助信号、これにより関連するサイクルの最後
のＳＹ　ＣＬクロックパルスの到来を示す。

このサブシステムによって次に示す信号を発生する。

■εＰ　：補正可能を示す。

ＮＣε　＝補正された誤りの数。

ＳＴＰ　：前掲 ＪＭＰ　：前掲 （復号に対するフローチャート） 第３ｄ及び３Ｃ図は実際のデコーダ（第２図の素子７２
）の作動を説明するだめのフローチャートを示す。ブロ
ック３００において、全てのシンボルが取」−げられる
瞬時に処理を開始する。ブロック３０２では４個のシン
ドロームシンボルＳＯ・・・３を読取ってその量ΔがＳ
Ｏとなる。ブロック３０４では消去シンボルの数がＯで
あるか否かを検出する。消去シンボルの数が０の場合に
は第１列を離れる。フローチャートの準備は次の通りで
ある。誤りシンボルがない場合にはシステムは第２列を
離れることはない。１個の誤りシンボルのみがある場合
にはシステムは第３列を離れることはない。

消去信号がある場合にはブロック３１２において第１誤
りロケータｘ１を読取り、次いで最初の３シンボルを図
示のように変更し、これにより補助量Ｂを最初に変更し
たシンドロームシンボルに等しくなるようにする。以後
Ｓ３はｆｌｉｔ視する。ブロック３１４−、３２４では
毎回者数の消去シンボルを必要とし、従って結果が負の
場合にはシンドロームを変更して量Ｃ及びＤを順次仮定
する。最後にブロック３２４で誤りシンボルＹ４＝Ｄを
位置×４に決める。

次いでブロック３２６．３２８．３３０の各々で既知の
位置、即ち導出したキ一方程式の平方根を除法により除
去し、次の誤りシンボルを評価する。補正はブロック３
３２で完了する。誤りシンボルの数が４以下の場合には
第１列を離れ、ブロック３０６．３３４．３３６゜３３
８で順次のシンドロームシンボルが値零を有するか否か
を検出する。更にブＤ　ｙり３４０．３４２．３４４で
多数の消去／ンボルを順次検査する。これがため完全に
補正されたコードワードがフロック３３２に直接移送さ
れる。４個以下の消去シンボルを含むコードワードは第
１列を部分的に側路する経路を辿るようになる。ＮＥＲ
＝３の場合にはブロック３２４が側路される。この瞬時
に３回変更したシンドロームシンボルがいまだ零値とな
らない場合にはワードは補正し得す、システムはブロッ
ク３６６に進む。ＮＩＥＲ＝２の場合には、シンドロー
ムシンボルＳｏ、Ｓｌが双方共零であるもの（３３６，
３３８）とするとブロック３２０．３２４．３２６が側
路されるようになる。ＳＯ≠０でしかもＳ１≠０の場合
には誤りシンボル位置がブロック３５４で決まるが、こ
の位置はワードの長さ内に位置させる（３５６）必要が
ある。この条件の場合にはシステムはブロック３２６に
進み、２個の消去シンボル及び局部誤りシンボルをも補
正し得るようにする。ブロック３３８．３５２．３５６
での検査のうりの１つの結果が負の場合にはシステムは
ブロック３６６に進む。その理由はワードが補正され得
ないからである。

消去シンボルの数がＮεＲ＝１であり、Ｓ２．Ｓｌ、Ｓ
Ｏが零でない場合にはシステムはブロック３１４からブ
ロック３３０に直接進み、補正が完了する。この際Ｓｌ
又はＳＯが零でない場合にはワードは５２−０てあって
もワードは補正され得ない。しかしＳ２≠０の場合には
、システムはブロック３３５及び３４８に進み検査を行
う。従ってシステムは関連する列を経てブロック３２８
に進み、１個の消去シンボルを補正し得ると共に上述し
た値が零の場合のみ１個の補正シンボルを制御し得るよ
うになる。

値Ｎ［１Ｒ＝Ｏの場合であり、且つ１個（２は双方の）
シンドロームシンボルＳ２．　Ｓ３≠０の場合にはブロ
ック３０８で検査を行う。この機能が零の場合、しかも
ブロック３４８の機能も零の場合には関連する列が下方
（ブロック３６４）に向かって進み、システムはブロッ
ク３３０に到達して１個の誤りシンボルを補正し得るよ
うになる。ブロック３０８の機能が零でない場合には量
Ｃがブロック３６８が決まり、これが零であることをブ
ロック３７０で検出する（実際にはこの検査はブロック
３４８で行った検査と同様である）。次いで量りを計算
しく且つ検査し）で、第１誤りシンボルの位置を前述し
たり−ドオンリメモリＱＢＱで読取って決める。

次いで第２誤リンンポルの位置を決める。面位置はコー
ドワード（３７８，３８２）内に位置させる必要がある
。次いでブロック３８４でシンドロームＳＯを更新する
。この処理は２個の消去シンボルにつき説明した場合と
同様である。その他の可能性も図面に示す所と同様に実
行する。

（復号装置の他のサブシステム） 第４図はポインタ発生器６４における信号ＥＩＥＰ（期
待された消去位置）を形成する装置のブロック図である
。消去位置をポインタ発生器にてパハーデスト″フラグ
の計数和に基づき予測する。この消去位置の個数は、戦
略−決定メモリ４４により供給されるＮＣＲの数以下と
する。この回路は戦略のために許容し得るフラグＥＩＥ
Ｐの個数を割り当てて、まずフラグの数をＦ１フラグ・
ビットに用いる７／ンボルに割り当てる。第２コードに
対し、この許容し得る数の残りをＰ２フラクに用いるシ
ンボルに割り当てる。余分のフラグは両コート−Ｃは用
いられない。この回路は、２個のり一ト・オンリー・メ
モ’Ｊ　（Ｉｔ　［］Ｍ　）８４　（３ビット、８ワー
ド）及び８Ｇ（６ビツ１−．３２ワード）と、２個の３
ビツト・計数器９０及び９２と、３個の０１９ケート９
４．９６及び９８と、３個のＡＮ＋）ゲートとを具える
。他の例において、リード・」ンリー・メモリをワイル
ド・ロジック回路と称される回路に置き換えるが、組合
わせ機能は同様に維持される。

リード・オンリー・メモリ８４は、すでに述べたように
１コード・ワードごとに処理すべき消去シンボルの数即
ち最小でＯ″及び最大で”　４　”を示す信号ＮＥＲを
受信する。この信号は、後の計画即ち戦略により決定さ
れ月つリート・オンリー・メモリ４４により供給される
数量である。”　４　”より大きな数は使用しない。リ
ード・オンリー・メモリ８４から信号ＮＢ　ＥＰを得、
この信号は、消去シンボル（ＮＥＲ＝Ｏ）として処理す
べきシンボルがない場合にのみ真である。さらにリート
・オンリー・メモリ８４において、処理ずべき消去シン
ボルの数（１４）を２ビット消去シンボルｄ４に復号し
、この消去シンボルｄ４をリート・オンリー・メモリ８
６に供給する。メモリ８６の別の人力情報は、Ｆ１フラ
グの計数相即ぢＦＩＣＮから成る。このＦＩＣＮから以
下の情報： ａ、　−刻のＰＩ　ＵＮ及びＮＥＲの最低値部ぢｍｉ　
ｎ（ＦＩ　ＣＮ。

ＮＩＥ　Ｒ）に等しい３ヒツト１ｌｌｃＩ；これはＩＱ
フフラをポインタとして使用するだめの消去シンボルの
数を示ず； ｈ、　差（Ｎ　ＥＲ−ＤＣ１）に等しい３ビット量ＤＣ
２；を形成する。

信号ＳεＤＣの制御により計数器９４に情報Ｄｃｌを計
数器が０位置に達しない限り供給し、この場合３ビット
段の少なくとも１つがロジック゛′１″を含むため、Ｏ
Ｒゲート９４は゛ビ′を出力する。各時間ごとにＦ１フ
ラグが実際のシンボルに対して現れ、ＡＮＩＪゲート１
００は”　１　”を出力し、カウンタ９０は線路９１の
信号により減分される。計数器９０が０位置に達すると
、０［（ゲート９４は信号”　１　”を受信せず、減分
をブロックする。さらに、各減分パルスは０１シゲート
１］８及びへＮＤゲート１０４を経て信号１ｉ１ｉ　１
］として出力される。これは、関連するコード・ワード
（いわゆる誤りシンボルだけ）を考ｊ苗に入れる単一の
消去シンボルでない場合にだけブロッキング動作のため
信号εＩＥＰを形成することができない。情報ＤＣ２は
、ポインタ・シンボルとしてフラグＦ２を動作させる消
去シンボルの数を示す。フラグＦＬＩ；２の形成のため
、ポインタシンボルは同一シンボルに対し同時に生じる
ことは決してない。

出力信号ＤＣ２を出力信号ＤＣＩと同様に処理する。

ポインタ発生器の別の部分として、第５図に信号外Ｓ（
可能誤り信号）を成形する装置を示す。信号ＥＩＥＰは
記号を推測してそれが確実に補正されるようにする一方
、信号ＰＩＥＳにチェック（検査）（第３ａ図のゲー）
２１３）として用いる。これは完全に非推測シンボル（
Ｐ　ＥＳ　＝　Ｏ）を補正したものを不正確な補正の指
示に使用するからである。３個の主フラグＦ１〜Ｆ３を
ＯＲゲート１０６及び１０８により組合わせる。第２識
別コードＦＬ　ＧＣを戦略−決定メモリ４４により供給
する。コードＦＬＧＣは値”　ｏｏ　”を有し、フラグ
日を降ろず即らＰ１４Ｓ　＝１１となる。ツー）’　ｌ
’ＬＧＣが値”　１０　”を有する場合ニハ、ＰＩＥ　
Ｓ　ｌ；ｔニア　−ｙ　り”　Ｆｌ及びＦ２のＯＲ関数
に等しくなる。ツー１−［’Ｌ　ＧＣが値”　０１　”
を有する場合には、ＰＥＳは３個のフラグＦ１゜Ｆ２及
びＦ３全部のＯＲ関数に等しくなる。従って０１（ケ−
）　１１６　ハへＮＤ／ＮＡＮＤケ−）　１１０．１１
２及び１１４ノ出力信号を組合わせる。へＮＤゲー）１
１０，１１２及び１１４の円記号は反転入力を示す。フ
ラグ・カテゴリ（１’　２．　Ｆ３　）を１１１Ｅｓフ
ラグビツトに変換することにより、安全マージンが増加
する。他方では、コートワードのＰＥＳフラグを最小に
する利点があり、その理由は、ＰＩＥＳフラグにより示
されないシンボルの補正は考えられないからであり、こ
の場合にはワードは現実に補正することができない。丁
「フラグは極めて興味ある信号伝送装置とする。

第５ａ、５ｂ及び６０図には、第２図のフラグ・ハード
ニング素子６６のブロック図を示す。第１コードを復号
した結果に基づき、まずこの素子は第２コートにより処
理すべきシンボル用のく再び２ビツトフラグ情報として
復号ずべき）フラグビットＦ１゜１’２　、　ｌ’　３
を形成する。さらに、この回路は信号ｔｌＲＤ（信頼で
きないデータ）を形成し、この信号ＵＲＤを出力シンボ
ルと共に第２図の素子８０に供給する。

最」１位の各シンボルのため１フラクビツ）　ＰＩＦ３
を与える、言いかえるとフラグビットは補正されていな
いまたは（間違って補正された）シンボルの可能性の実
子側を提供する。第１コードのコートワードの全シンボ
ルによって常に無フラクビットか或いは同一フラグビッ
トＦｌ、Ｆ２及び１７３かを得るため、第２コードのコ
ードワード内で、フラグ１？１により示されるシンボル
がフラグＦ２或いはＦ３により示されるシンボルより不
正確になり易くなる。

また、フラグＦ２で示されるシンボルはフラグＦ３にて
示されるシンボルより予測し易い。

回路（第６ａ図）はリード・オンリー・メモリ１７０（
４ビツト、１２８ワード）　、１７２（４ビツト、１２
８ワード）及び１７４（４ビツト、８ワード）と、ＯＲ
ゲート１７６．１７８．１８０．１８１及び１８８と、
ＡＮＤゲー）１８２゜１８４．１８６及び１９０とを具
える。所望により、リード・オンリー・メモリをワイル
ド−ロジック回路に置き換えることもできる。リード・
オンリー・メモリ１７０は情報ｔｌｌＥＰ（追加誤りシ
ンボル数が過度に大きいため復号が不可能である）と、
情報ＥＲＩＩＦ（ポインタ・ビットＰＩＥＳにより示さ
れなかったンンボル誤りを発見する）と、情報ＮＣＩＥ
（消去シンボル（２ビツト）以上の補正された誤り数）
と、情報Ｎ５ＦＬ　（補正を達成するため復号装置によ
り検出された８１７しフラグ数）とを受け取る。このリ
ート・オンリー・メモリの内容は次の戦略とは１世関係
である。第６ｂ図には、実行できる信号ＮＳ　ＦＬ　、
　Ｎ　ＣＥ　、　Ｅ　ＲＵ　Ｆ反びＵＥＰと、これら人
力信号に対する出力信号ＤＲＭ７と、補正されたシンボ
ル数”　ｔ　”及び消去シンボル数”　ｅ　”の状態と
を示し、この他に可能なものはない。この図の最終行は
、補正し得ないこと、即ちここで使用されるコードの距
離ｄ、　＝　５のためｅ＋２ｔ＞４の場合において袖正
し得ないことを意味する。

このリード・オンリー・メモリ１７２は４ビツトコード
ｄ４に加えて３ビツト情報ＦＨＣｏを受取る。この情報
Ｆｉｌ　ＣＯは言わゆるフラグ・ノ１−ドニング・コー
ト°或いはリスク指示コート°であり、このコードは戦
略法定情報（４４）を含むリード・オンリー・メモリに
より供給される。このコードはリスクを示す。第６し図
にはリード・オンリー・メモ１月７２により形成される
関数を示す。３ビツトコードＦＨＣＯに対する全ての可
能性を（上部）水平軸に沿ってプロットする。左欄には
く第６ｂ図の結果による）人力コードに対する可能性を
示す。この欄にはまた（８進）３ビツトコードの結果と
してｄ３ａ（ａ）とビットｄ８ｂも包含する。一般に′
Ｘ″は″情報に無関係である′°ことを意味し、”　ｎ
　”は゛プログラムされていない″ことを意味し、この
場合にはパ情報に無関係である″ことを意味するが実際
には０゛′がプログラムされる。リード・オンリー・メ
モ１月７４は、２進値から０／１アウトオブ４値に符号
化された４ビツトコードｃ１３ａを受信する。コードが
パ０”である場合には、出力フラグが一つも立たない。

コードが１″の場合には関連のコードワードの全シンボ
ルをＦ１フラグに提供する。

コードが２″である場合には該当コードワードの全シン
ボルをＦ２フラグに提供する。コードが”　３　”であ
る場合には、該当コードワードの全ンボルをＦ３フラグ
に提供する。コードが７″である場合には該当コードワ
ードの全シンボルを’ＭｔｌＴ”フラグに提供し、この
フラグはゲート１８１でＵＲＤ出カフカフラグ換される
。Ｆ１フラグにより示されるシンボルは前に説明したよ
うに最上の推測である。

メモリ１７２により形成されたビットは、回路の残部に
より形成された信号１１ＲＤに対するＡＮＯゲート１９
０の動作をブロックする（か又はブロックしない）ため
に使用する。図に示したように、この信号は第５図に示
す回路と同様の回路によって形成される。第１識別コー
ドＩＬＳＯ＜０１）は戦略決定メモリ４４により再び供
給される。

目　日フラグは主にＦＨＣｏ　−（（］−４）の場合の
主な出力であり、このコードは信頼性レベルを示す。

Ｆｉｌ　ＣＤ−５に対して、１個の誤りまたは消去ンン
ボルが見つからなかった場合（第６ｂ図の第１行参照）
に１２２フラクたけが出力される。Ｆ＋＋ｃｕ＝６及び
７に対して、フラグは一つも出力されない。それはＵＥ
Ｐ（補正し得ない）指示のリスクがより高いからである
。Ｆｌｌ　Ｃｏ　＝　７及び補正し得ない状態（ＩＥＲ
ＩＩ’　＝　１又は１ＪｔｉＰ＝１により信号伝送され
る状態）に対して、情報”　７　”がメモリ１７２によ
り出力される。

これは、問題がない状態が存在するが、まだ補正が達成
されていないことを意味する。これはパコンパクト・デ
ィスク゛′の走査中に第１トラツクから第２トラツクに
検出器がジャンプする際に発生ずることが分かつでいる
。従って完全な誤り／ンボルを１コ一ドワード以内にク
ループ化する。さらに（補間等の）処理後に信号ＵＲＤ
により駆動し、信号伝送する必要がある。

第７ａ、７ｂ、　７ｃ、７ｄ、　７ｅ及び７ｆ図には、
引き続く戦略即ち実際のデコーダ（第３図の７２）の外
側の区分に対する決定図を示す。第７ａ図は第１（ＣＩ
）コートに関する。まず最初にＦｌフフラ゛＆　（Ｎ　
１ンが０に等しいか否かを決定する。Ｆ１フラグ数が０
である場合（Ｙ）には、戦略決定装置が、０消去ンンボ
ル及び多くて２個の誤りンンボルを具える：Ｊ−トワー
トを処理ずべきであると指示する。Ｆ１フラグ数が０で
ない場合（Ｎ）には、フラグ数が正確に１に等しいかど
うかを試験し、以下同様に行う。数１ＦＬＧ［：。

Ｆｉｌ　ＣＯ及びＩＬＣＯＩま戦略決定リード・オンリ
ー・メモリ（４４）の前記出力信号を示す。従って、補
正が可能かどうかを検出し、補正可能ならば実行されろ
。

補正不可能ならば、第２．３図に記載した素子の１個以
上の素子により関連する指示が与えられる。

従って最後の分枝は２個の可能性となる。この戦略決定
装置は、Ｆ１フラクの他の数に対するのと同様に動作す
る。数字１１２はラベルである。

下３桁のラインはコードワードごとのＦｌ、Ｆ２．Ｆ３
フラグ数を示している。この図の残部は、これらのケー
スに関係する一連の種々の可能な分枝を示す。

第７ｂ図には、第２コード（Ｃ２）に対する同様の決定
図を示す。戦略の決定のため、第２フラグ数（Ｎ２）を
試験する。図は直接のケース数を示している。１〜４間
のＦ１フラグ数に対して分離手順が適しており、この手
順を第７ｃ〜７ｆ図夫々に示す。従って、たまにＦ３フ
ラグ数を勘定にいれる（Ｆ３）。最後には好適なケース
の各々は補正し得る状態及び補正し得ない状態となる。

【図面の簡単な説明】

第１図はコードと、復調と復号との関係を原理的に示す
線図、 第２図は本発明復号装置の基本構成を示すブロック図、 第３ａ及び３ｂ図は実際のデコーダの構成を示すブロッ
ク図、 第３Ｃ図は多数の信号の意味を示ず説明図、第３ｔＪ及
び３Ｃ図はデコーダの作動を説明するフローチャート。 第４図は信号ＩＥ８Ｐを形成する装置を示すブロック図
、 第５図は信号ＰＥＳを形成する装置を示すブロック図、 第５ａ、５ｂ、５Ｃ図はフラグハードニング素子を示す
ブロック図及び作動説明図、 第７ａ乃至７ｆ図は追従すべき戦略を決める決定ダイヤ
グラムを示す説明図である。 ２２　リード・オンリー・メモリ ３６　処理メモリ　（プロセ／ング・メモリ）４２　バ
ッファ ４４　戦略−決定リード・オンリー・メモリ４６　ライ
ン　５０　出力端子 ５６　アドレス計数器（プログラム計数器）６０　入力
端子 ６４Ｂ８　Ｐ／　ＰＥ　Ｓ発生器（ポインタ発生器）６
８　マルチプレクサ　７０　論理ユニットＦＩ　ＣＮ　
−Ｆ３　ＣＮ　計数器 ＢＥＰ、ＰＥＳ　フラグ・ビット 比ＣＯ第１識別コード ＦＨ［：Ｏフラグ・ハードニング・コード（又はリスク
指示コード） ８４．８６　リード・オンリー・メモリ９０．９２　、
、、、、３ビツト計数器９１　ライン １７０．１７２　リード・オンリー・メモリ１１６ 第１頁の続き ０発　明　者　レオナルダス・マリ ア・ヘントリカス・ユ ミエル拳ドリエ゛ンセン ０発　明　者　ルデイ・ライレム・ヨ セ゛フ・ポ′−レン ０発　明　者　ロデウエイク・バレン ト・ブリニス オランダ国５６２１　ベーアー　アインドーフエン　フ
ルーネヴアウツウエツハ１ オランダ国５６２１　ベーアー　アインドーフエン　フ
ルーネヴアウツウエツハ１ オランダ国５６２１　ベーアー　アインドーフエン　フ
ルーネヴアウツウエツハ１

Claims (1)

1. 【特許請求の範囲】 １、第１！Ｊ−ドーソロモンコードの各コードワー）’
   に第２リード−ソロモンコードのコードワードのシンボ
   ルの各々を割当ててこれらリード−ソロモンコードによ
   り誤りを防止するように順次到来するコードシンボル列
   を復号するに当たり、各々が関連する信頼性情報を有す
   る第１リード−ソロモンコード（以下第１コードと称す
   る）のコードシンボルに対する第１入力端子と、第２リ
   ード−ソロモンコード（以下第２コードと称する）のコ
   ードワードの少なくとも全部のシンボルが共に存在する
   まで第１コードの任意に更新されたデータシンボルを記
   憶する記憶手段（３６）と、１つのコードの任意のコー
   ドワードに対しシンドロームシンボルを形成する第１算
   術演算手段と、この第１算術演算手段から信号を受ける
   第２算術演算手段とを具え、この第２算術演算手段によ
   って到来コードシンボルを基にシンドロームシンボルを
   形成ずろと共に所望に応じ後者のコードシンボルに関連
   する信頼性情報を基にロケータ情報及び誤り情報より成
   り第２コードのデータシンボルの提示に対する更新情報
   を形成し、この更新情報により更新されたか否かに応じ
   ユーザの出力側に、第１コードのコードワードに関連す
   る信頼性情報及び前記第２算術演算手段の処理結果を基
   に第２コードのコードワードに含むべきシンボルを形成
   するために変更されたか又は変更されない信号情報を第
   １コードのコードワードに加算するフラグ処理手段を設
   けるようにした復号装置において、第１コードのコード
   ワードに対する集合体信頼性情報を受ける入力端子を有
   し、この情報を基に復号戦略を決める第１戦略決定装置
   （４４，５６，６５，７０＞を具ｔ　え、この戦略によ
   って関連するコードワードで処理すべき消去シンボルの
   予定数及び補正し得るものとして受けいれられる誤りシ
   ンポルの最大数を規定し、前記フラグ処理手段はフラグ
   ハードンニング素子を具え、該素子は第１コードの復号
   に関する信号情報（Ｕ　ＢＰ　。 εＲＵＦ、ＮＣＥＰ　Ｎ５ＦＬ）をワード状に受ける第
   １入力端子と、前記戦略決定装置からリスク表示コード
   （口（ＣＯ）を受ける第２入力端子と、関連するコード
   ワードの各シンボルに対し、第２コードの復号に関する
   少なくとも３値の第２フラク情報（０，Ｆｌ、　Ｆ２．
   　Ｆ３）を形成する第１出力端子とを有することを特徴
   とする復号装置。 ２、　第２フラグ情報を基に形成された第２コードのコ
   ードワードに対する集合体信頼性情報を受ける入力端子
   を有し、この情報を基にして関連するコードワードで処
   理すべき消去シンボルの予定数及び補正し得るものとし
   て受け入れられる誤りシンボルの最大数を規定する復号
   戦略を決める第２戦略決定装置を設けたことを特徴とす
   る特許請求の範囲第１項記載の復号装置。 ３、　第２コードのコードワードの復号に対するフラグ
   ハードンニング素子は、各コードシンボルに対し多値の
   第２フラグ情報（帆Ｆ３．　Ｆ２゜ＰＬ＞及び補正表示
   情報（ＳＦＬ）を受ける第３入力端子と、予定信頼性レ
   ベル以下であるとして第２フラグ情報により示されるシ
   ンボルに、ユーザ装置の第２出力側のりジェクト信号（
   ＵＲＤ）を選択的に割り当てる第１識別コード（Ｉｒ　
   ＬＣＯ）を前記戦略決定装置から受ける第４入力端子と
   を具えることを特徴とする特許請求の範囲第２項記載の
   復号装置。 ４、　フラグハードンニング素子は、その第１及び第２
   入力端子に到来する情報を基にしてその第２出力端子に
   対するブロッキング／アンブロッキング信号を形成する
   論理手段（１７０゜１７２）を具えることを特徴とする
   特許請求の範囲第３項記載の復号装置。 ５、　コードシンボル毎に受け得る少なくとも２つの信
   頼性情報を、第２算術演算手段に供給すると共に第１戦
   略決定装置に集合体形状で供給するコードシンボルの多
   値の主フラグ情報に変換する第１デコーダ（２２）を設
   けたことを特徴とする特許請求の範囲第１項又は第２項
   記載の復号装置。 ６、　第１コードのコードワードに対する主フラグ情報
   を合計する第１計数器を設け、その出力端子を第１戦略
   決定装置の１部を形成する比較素子（７０）に接続し、
   この比較素子の出力端子を第１戦略決定装置の制御入力
   端子（６０）に接続するようにしたことを特徴とする特
   許請求の範囲第１項又は第２項記載の復号装置。 ７、　第２コードのコードワードに対する多値の補助フ
   ラグ情報を個別に合計する第２多重計数器（ＦＩＣＮ、
   　Ｆ２ＣＮ、　Ｆ３ＣＮ）を設け、その出力端子を選択
   素子（６８）を経て、第２戦略決定装置の１部を形成す
   る比較素子（７０）に接続し、この比較素子の出力端子
   を第２戦略決定装置の制御入力端子に接続するようにし
   たことを特徴とする特許請求の範囲第６項記載の復号装
   置。 ８、　第１計数器によって第２計数器の１部を形成する
   ようにしたことを特徴とする特許請求の範囲第７項記載
   の復号装置。 ９、　戦略決定装置は順次回路を具え、関連する制御人
   力をアドレスジャンプ制御用のジャンプ制御人力とした
   ことを特徴とする特許請求の範囲第６項、第７項又は第
   ８項記載の復号装置。 １０、戦略決定装置は、戦略決定完了後戦略決定に従っ
   て回路の他の素子を作動させる停止出力端子（５０）を
   具えることを特徴とする特許請求の範囲第９項記載の復
   号装置。 １１、コードワードの信頼性情報を受ける第１人力手段
   （４２）と、処理ずべき消去シンボルの数を任意の戦略
   決定装置から受ける第２人力手段（４６）と、任意の計
   数器からの計数値を受ける第３人力手段と、前記処理す
   べき消去シンボルの数の内容に対し不充分な量（Ｆｌ、
   　Ｆ２）の信頼性情報により示されるコードシンボルで
   消去フラグ（ＢＥＰ）を位置決めする分配手段（８４，
   ８６，９１，９２）と、第２算術演算手段に接続された
   出力手段とを具えるポインタ発生器（６４）を設けるよ
   うにしたことを特徴とする特許請求の範囲第６項乃至第
   １０項の何れかに記載の復号装置。 １２、コートワードに対する信頼性情報を受ける第１人
   力手段（４２）と、戦略決定装置から第２識別コード（
   ＦＬＧＣＯ，ｌ）を受ける第４人力手段と、第２識別コ
   ードにより示されるものよりも低いレベルの信頼性を示
   す到来信頼性情報を第２算術演算手段に可能な誤りシン
   ボル表示信号（ＰＩＥＳ）として出力する第２主力手段
   とを具えるポインタ発生器（６４）を設けることを特徴
   とする特許請求の範囲第６項乃至第１０項の何れかに記
   載の復号装置。 １３、光学的に読取り可能な情報媒体に対する記録、位
   置決め、駆動及び読取り手段と、特許請求の範囲第１項
   乃至第１２項の何れかに記載の複合装置とを具える前記
   情報媒体のプレーヤにおいて、再生し得ないオーディオ
   信号値のマスキング装置を設けたことを特徴とするプレ
   ーヤ。 １４、同一部分を用いながら第１コードワード及び第２
   コードワードに対し交互に作動する単一の戦略決定装置
   を設けることを特徴とする特許請求の範囲第１３項記載
   のプレーヤ。 １５、第１及び第２算術演算手段を同一部分を用いなが
   ら第１コートのワード及び第２コートのワードに対し交
   互に作動させるようにしたことを特徴とする特許請求の
   範囲第１４項記載のプレーヤ。 １６、特許請求の範囲第１項乃至第１２項の何れかに記
   載の復号装置と、リートオンリメモリを有し、順次装置
   として作動する戦略決定装置とを具えるディジタル的に
   読取り可能な情報媒体に対するプレーヤにおいて、リー
   ドオンリメモリの出力端子を、ａ）プログラムステップ
   を実行するだめの戦略決定装置の入力端子と、ｂ）戦略
   の決定後戦略決定素子の選択制御を行う他の戦略決定素
   子の入力端子とに接続するようにしたことを特徴とする
   プレーヤ。 １７、特許請求の範囲第１項乃至第１２項の何れかに記
   載の復号装置を具えるディジクル的に読取り可能な情報
   媒体の読取りを行うシステムにおいて、マスクプログラ
   マブルリードオンリメモリを具える戦略決定装置を設け
   るようにしたことを特徴とするシステム。