JPH02182034A - データ語におけるエラーを検出して補正する方法および回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は請求項１の上位概念に示されている、データ信
号の復号化の際のデータ語中のエラーを検出して補正す
る方法を前提とする。

詳細には本発明は、データ信号を復号化する際のデータ
語におけるエラーを検出して補正する方法を対象とし、
この場合このデータ信号は検査語を含んでおり、該検査
語はリード・ノロモン符号化方式の使用により、外部お
よび内部の符号ブロックを有する合成符号から導出され
、さらに検査語の設けられているデータ信号が伝送装置
により例えば記録−再生装置により伝送され、さらに該
伝送装置の受信側でまず最初に内部符号ブロックのエラ
ーが次に外部符号ブロックのエラーが検出されて補正さ
れ、この場合、該符号ブロックのシンドロームと補正可
能なデータ語のエラー位置とが求められ、さらに該シン
ドロームおよび該エラーポジションを用いて、データ信
号中の補正可能なデータ語を補正する方法に関する。

従来技術 ＥＢＵ　（ヨーロッパ放送協会、　　Ｅｕｒｏｐｅａｎ
Ｂｒｏａｄｃａｓｔ　Ｕｎｉｏｎ　）の記録Ｔｅｃｈ、
　６２５２Ｅにおいて、ディジタルビデオ信号をカセッ
トにおける磁気テープへ記録するための標準が定められ
ている。この標準は、ＲＳ　（Ｒｅｅｄ　−Ｓｏｌｅｍ
ｏｎ）−ブロックコードによるビデオ領域のビデオデー
タ語から検査語が構成されることを、定めている。この
場合まず最初に１つの列ブロックの２つの検査語６０バ
イトが付加される。このようにして形成された６２バイ
トの大きいブロックは１外部コード（０ｕｔｅｒ　Ｃｏ
ｄｅ　）”−ブロックと称される。これらの外部コード
ブロックの６００個が次に６０バイトの３２Ｘ１０ブロ
ツクに分割され、それらに水平方向にそれぞれ４つの検
査語が付加される。このよ、負に導出された６４バイト
の大きさのブロックは１内部コード（Ｉｎｎｅｒ　Ｃｏ
ｄｅ　）　”ブロックと称される。この標準で定められ
たメクラ／プル法の実施後に、検査語により補完された
ビデオデータが直列の形式で磁気テープへ記録される。

記録されたビデオデータの再生の場合にこの直列のビデ
オデータは８ビツトの広幅の語に逆変換されて、次に”
内部”デコーダおよび第１デスクランブル装置へ導びか
れる。第１図のブロック図は概略的に、ＥＢＵ標準Ｔｅ
ｃｈ、　６５５２Ｅによる記録−および再生装置におけ
る再生部を示す。この再生部において再生磁気ヘッドＨ
１〜Ｈ４により、記録されたデータ信号が磁気テ〜ゾ１
から取り出されて所属の再生プロセッサ２および３へ導
びかれる。見やすくするためにこのブロック図において
は４つの入力信号チャンネルのうちの２つだけが示され
ている。再生プロセッサ２および３において、導ひかれ
たデータ信号は前もって増幅され歪が除去されさらに並
列ビットの形式に変換される。さらにこの再生プロセッ
サはクロックパルス発生器を含む。

このように準備されたデータ、信号は内部デコーダ４お
よび５の中を走行する。各々の内部デコーダは、内部コ
ードブロック毎の、エラーを有するデータ語を補正でき
る。さらに各々の内部デコーダ４，５は、検出されたデ
ータエラーが補正可能でない時に、エラーマーク信号Ｐ
Ｆを送出する。

内部デコーダ４および５から送出されるデータは第１の
データ準備段６においてデスクランブルされて２つのチ
ャンネルへまとめて案内される。このようにして復号化
されデスクランブルされたデータ信号は、エラーマーク
信号ＥＦと共Ｋ、２つの外部デコーダ７および８へ転送
される。各々の外部デコーダ７．８はエラーを有する２
つのデータ語を外部コードブロック毎に補正することが
できる。さらに各々の外部デコーダ７．８はエラーマー
ク信号ＥＦも発生する。このエラーマーク信号ＥＦは、
検出されたが補正可能でないデータエラーのエラー個所
を識別する。

第２のデータ準備段９において、外部デコーダ７および
８からのデータは唯１つのデータ流にまとめられてさら
にもう一つのデスクランブル化、チャンネル復号化およ
びエラーマスキングの後に、ＣＣＩＲ−６０１−ビデオ
信号として、伝送の目的で用いられる。

刊行物Ｄａｔａ　Ｓｙｓｔｅｍ　Ｔｅｃｈｎｏｌｏｇｙ
　Ｃｏｒｐｏｒａｔｉｏｎ。

１９８２刊行の”　Ｐｒａｃｔｉｃａｌ　Ｅｒｒｏｒ　
ＣｏｒｒｅｃｔｉｏｎＤｅｓ　１ｇｎ　ｆｏｒ　ｇｎｇ
ｌｎｅｅｒｓ　　１１に、Ｒｅｅｄ　−８ｏ１ｏｍｏｎ
−付号化データ信号におけるエラーの検出および補正の
方法が示されている。複数個のブロックにまとめられた
データーおよび検査語からエラーシンドロームが形成さ
れる。この場合、エラー補正のために、ガロワ域におけ
る既知の個所を用いて、補正されるエラー　と同じ数の
等式（多項式）から成る線形の等大系が解かれる。

この等大系を解くために既知の代数法が例えばガウス・
アルゴリズムをまたはクラマー則を用いることができる
。しかし冒頭で述べた、ディジタルビデオ信号を記録す
るためのＥＢＵ標準の場合、外部デコーダにより処理さ
れるべきデータ信号のデータ速度は１３．５Ｍバイト／
秒の値を有するため、この解決アルゴリズムは従来の論
理素子またはマイクロコンピュータでは、実時間では処
理ができない。さらに実際の記録−および再生装置にお
いてはエラーマークによりマーキングされないエラーも
現われる。

発明の解決すべき問題点 本発明の課題は冒頭に述べた方法において、ガロワ域に
おいて表わされている、エラーを有するビットを算出す
るための多項式を解くほかに、さらにデータ信号中の検
査語のそのリーズナブル性に関する検査が実時間で実施
されるようにした、データ速度が≧１０、Ｍバイト／秒
のデータ信号に対する実時間で行なえる構成を提供する
ことである。

問題点を解決するための手段 この課題は請求項１の特徴部分の構成により解決されて
いる。

発明の利点 請求項１の特徴部分に示された構成を有する本発明の方
法により、データ語中のエラーが実時間で検出されて補
正できるだけでなく、従来は“エラーなし”と検出され
たデータブロックも、場合により従来は検出されなかっ
たエラーが検出できるようになる。このことは、従来使
用されていた計算回路を固定値メモリ中にファイルされ
ている、ガロワ域において表わされている多項式の解の
テーブルで置き換えることにより、達成される。

従属形式の請求項に示されている構成により請求項１に
示された構成を実施できる。特に有利なのは、市販の、
固定値メモリのＩＣの量に適合調整するために、直線的
な等大系の、時間に関係なく算出されるべき解のうち、
まず最初に部分解が求められることである。そのため特
別な回路素子が省略できる。

実施例の説明 次に本発明の実施例を図面を用いて説明する。

第２図の装置は第１図に関連づけて既に説明した外部デ
コーダ７．８のブロック図を示す。

１つの外部デコーダの実施例を用いて次に本発明の実施
例を詳細に説明する。これに関連づけて前提とされるこ
とは、１ｏの個所に８つのビットの広幅のデータ信号（
データ）が１３．５Ｍバイト／秒の速度で加えられてお
り、かっ１１の個所にエラー・マーク信号ＥＦが加えら
れていることである。両方の信号は冒頭で述べた内部デ
コーダにより公知のように発生される。このエラー−マ
ーク信号ＥＦは、内部デコーダにより検出はされたが補
正はされていないエラーを、識別する。８ビツトの広幅
のデータ語として加えられたデータ信号（データ）は、
遅延装置１２およびシンドローム形成器１３へ導びかれ
る。シンドローム形成器は、データ信号中に発生した、
データ信号に関係のないエラーに関する情報を発生する
。前記の先願の特許出願第Ｐ３７１９４０４号にこの種
のシンドローム形成器が記載されている。本発明の場合
、エラー補正のためにまず最初に、エラーから防止され
るデルタブロックのシンドロームが形、成されて、これ
がレジスタ１４へ一時記憶される。エラーを補正するた
めにシンドロームのほかに、２つの補正可能なエラーの
位置識別数数も求められる。この目的で計数器１５が設
けられている。

この計数器は１１に加えられたエラー・マーク信号のエ
ラーマークを計数してこれにより各ブロックにおける位
置を求める。エラーの発生の場合に計数器１５が停止さ
れて計数器１５の出力側に現われる計数値がレジスタ１
６により一時記憶される。シンドロームも計数値も６２
バイトの外部コード・ブロック長さの持続時間の間、−
時記憶される。設けられている外部デコーダの個々のブ
ロックの制御およびクロックパルスによる制御は、制御
装置１７にょシ行なゎれる。この制御装置も１１に加え
られるエラー・マーク信号ＥＦにより制御される。レジ
スタ１４および１６の出力側は固定値メモリ１８のアド
レス入力側と接続されている。この固定値メモリ１８に
テーブルの形式でかつ各々のアドレスの下に、ガロワ域
において表わされている多項式の結果がファイルされて
いる。レジスタ１４および１６の中に所定のアＰレス値
が加えられると、前もって算出された補正結果が固定値
メモリ１８から直接読み出されてデート回路１９を介し
て補正回路２０へ転送される。この補正回路は入力側が
遅延装置１２の出力側と接続されている。デート回路１
９の入力側に加えられた補正結果は、制御装置１７から
送出されるｒ−トパルス信号により通過される。補正回
路２０は実質的に排他力オア結合素子から構成されてお
り、これは２１に相応に補正されたデータを送出する。

前述の様に、ＥＢＵ標準により実施されるリード・ソロ
モ／・符号化形式を有するこの外部デコーダは、１ブロ
ック当りの所定数のエラーだけしか補正できない。それ
より多く発生するエラーは即ち補正できないエラーは、
制御装置１７により２２において新たなエラー・°マー
ク信号ＥＦにより特徴づけられる。その目的は、場合に
よυ後置接続されるエラーマスキング装置を制御するた
めである。

外部デコーダに対する一層の詳細を次に第３図に示され
たブロック図で説明する。この場合、同じ機能を有する
ブロックには同じ参照記号が設けられている。さらにこ
のブロック図には本発明の理解のために必要とされるエ
レメントだけが取り上げられている。第２図のブロック
図の場合は４０００にバイト以上の容量を有する固定値
メモリを用いる必要があるが、これに対して第３図に示
されている実施例は、著しくわずかな記憶容量を有する
固定値メモリで済む。

このことは次の構成により可能にされる、即ち時間に依
存しない算出演算−例えば排他オア結合−が前もって算
出された部分結果とじて２つの別個の固定値メモリへ導
びかれる構成により、可能となる。

このり−Ｐ・ソロモン・コードの形成規則は前述のＥＢ
Ｕ刊行物Ｔｅｃｈ、　５３頁〜５１頁に示されている。

使用されるリード・ソロモン・コードの外部デコーダに
おけるデコーディングは、最後のフィールド即ち域にお
ける形式 ｘ　＝　（ａ　＊ｂ　＋　ｃ　）　／　（ｄ　＋　９　
）の２つの等式を解くことを必要とする。この場合、係
数ａはシンドローム形成器２３により発生されてレジス
タ２４に一時記憶される。別のシンドローム２５により
係数Ｃが発生されてレジスタ２６の出力側から取り出さ
れる。２つの補正可能なエラーに対する位置識別数字の
導出のために２つの計数器２Ｔおよび２８が設けられて
いる。第１のエラーの発生の際に計数器２７が停止され
る。これに対して計数器２８は、第２のエラーの発生の
際にまたはデータブロックの最後の語の際に、存在して
いる位置識別数字を記憶する。

位置識別数字の値ｄおよびｅはレジスタ２９および３０
において一時記憶される；さらにこの位置識別数字の値
ｄおよび、ｅは回路段３１において表現形式ｄ　＋　ｅ
となるように排他オア結合される。この表現形式はレジ
スタ３２において同様に一時記憶され、さらに除数とし
て固定値メモリ３３のアドレス入力端に導びかれる。

固定値メモリ３３の別のアドレス入力側は、係数Ｃおよ
びａ＊ｂの排他オア結合用の回路段３４の出力側と、接
続されている。積ａ＊ｂは読み出しメモリ３５から取り
出される。このメモリの中には、前もって算出されてい
る、係数ａとｂとの積の形式の６４にバイトのテーブル
がファイルされている。係数すは、レジスタ２９および
３０と接続されている被制御の切り換えスイッチ３６か
ら供給される。この被制御切り換えスイッチ３６の切り
換え接点の位置に応じて、等式ｘ＝（ａ　　ｂ＋ｃ）／
（ｄ十ｅ）が解かれるかまたは等式ｘ＝（ａ　ｅ＋ｃ　
）／（ｄ＋ｅ　）が解かれる。固定値メモリ３５にファ
イルされている構成と同様に固定値メモリ３３の中に、
前もって算出された商が６４にバイトのテーブルの形式
でファイルされている。そのため固定値メモリ３３の出
力側から形式 ％式％ 取り出される。この補正結果は、１ブロック周期を含む
計算時間を橋絡するために、マルチプルレジスタ３７に
一時記憶される。このマルチプルレジスタ３７は、２つ
のエラー値の計算結果を収容するために、常に書き込み
準備状態にある２つのレジスタを含む。マルチプルレジ
スタ３７０２つの別のレジスタは、その間中は、読み出
しへ切り換えられる。マルチデルレジスタ３７の出力側
と補正回路２０との間にデート回路１９を接続し、該デ
ート回路が制御回路１７により制御される。読み出され
た補正結果は回路１９によるトリガの後に補正回路２０
において、遅延装置１２の出力側のデータと、排他オア
結合される。各ブロックの終る毎にマルチゾルレジスタ
３Ｔの書き込み側と読み出し側とが交換される。

エラー算出の終了までの１ブロック長さの時間を待機す
るために、各データブロックが遅延装置１２において１
ブロック長さだけ遅延される。エラー補正動作のおよび
出力側のエラー・マーク信号の制御を、制御装置１７が
引き受ける。この制御装置１７は入力側のエラー・マー
ク信号を計数し、さらにシンＰローム形成器２３および
２５の結果を評価する。さらに制御装置１７において、
エラーを有するデータの補正の可能性および検出に関す
る結果が導出される。例えば制御装置１７を介して、補
正されるべきエラー数の選択を行なうことができる。

発明の効果 本発明により、１０Ｍバイト／Ｓ以上の高速のデータ信
号も例えば１５．５Ｍパイ）／Ｓのデータ信号も実時間
で処理が可能で、かつエラーマークによりマーキングさ
れないエラーも補正できる構成が提供される。

【図面の簡単な説明】

第１図はＥＢＵ標準Ｔｅｃｈ、　３５５２−　Ｅによる
記録−および作土装置における再生部のブロック図、第
２図は本発明の方法による外部デコーダの基本ブロック
図、第３図は第２図に示された外部デコーダの実施され
たブロック図を示す。 ７．８・・・外部デコーダ、１２・・・遅延装置、１３
・・・シンｔｐローム形成器、１４・・・レジスタ、１
５・・・計数器、１６・・・レジスタ、１７・・・制御
装置、１８・・・固定値メモリ、１９・・・デート回路
、２０・・・補正回路、２４．２６・・・レジスタ、２
７゜２８．２９，３０・・・レジスタ、３１・・・回路
段、３２・・・レジスタ、３３・・・固定値メモリ、３
５・・・読み出しメモリ、３６・・・切り換えスイッチ
、３７・・・マルチプルレジスタ

Claims (1)

1. 【特許請求の範囲】 １、データ信号を復号化する際のデータ語におけるエラ
   ーを検出して補正する方法であつて、この場合このデー
   タ信号は、リード・ソロモン符号化方式の使用により、
   外部および内部の符号ブロックを有する合成符号から導
   出される検査語を含んでおり、さらに検査語を有するデ
   ータ信号が伝送装置により伝送され、該伝送装置の受信
   側でまず最初に内部符号ブロックのエラーが次に外部符
   号ブロックのエラーが検出されて補正され、この場合、
   該符号ブロックのシンドロームと補正可能なデータ語の
   エラー位置とが求められ、さらに該シンドロームおよび
   該エラー位置を用いて、データ信号中の補正可能なデー
   タ語を補正する方法において、シンドロームおよびエラ
   ー位置の求められた値が固定値メモリに対するアドレス
   を形成するようにし、さらに各アドレスの下にガロワ域
   の要素を表わす多項式に相応する補正結果を固定値メモ
   リの中に記憶するようにし、さらにシンドロームおよび
   エラー位置の所定の値が存在する場合は所属の補正結果
   を該固定値メモリから読み出して、エラーがあると識別
   されたデータ語の補正を実施するようにしたことを特徴
   とするデータ語におけるエラーを検出して補正する方法
   。 ２、求められた、シンドロームとエラー位置との値から
   、前もつて部分結果を、ガロワ域において表わされてい
   る多項式により算出し、さらに得られた部分結果の値が
   固定値メモリに対するアドレスを形成するようにした請
   求項１記載の方法。 ３、請求項１に記載の方法を実施する回路装置において
   、データ信号の導びかれる遅延装置（１２）およびシン
   ドローム形成器（１３）を設け、さらにシンドローム形
   成器（１３）により形成されたシンドローム値を記憶す
   るための第１レジスタ（１４）と、エラーマーカを計数
   するための計数器（１５）と、該計数器（１５）から送
   出される値を記憶するための第２レジスタ（１６）と、
   アドレス入力側が前記第１および第２レジスタ（１４， １６）の出力側と接続されている固定値メモリ（１８）
   と、遅延装置（１２）と接続された補正回路（２０）と
   を設け、該補正回路を固定値メモリ（１８）の出力側か
   ら取り出される信号により制御可能にしたことを特徴と
   するデータ語におけるエラーを検出して補正する回路装
   置。 ４、請求項２記載の方法を実施する回路装置において、
   ＥＢＵ標準、Ｔｅｃｈ．３２５２−Ｅにより符号化され
   て記録されさらに再生され内部デコーダ（４，５）によ
   り復号化されるデーータ信号の外部復号化のために、外
   部デコーダ（７，８）を設け、さらに遅延装置（１２）
   および第１、第２シンドローム形成器（２３，２５）を
   設け、これらに内部デコーダ（４，５）から送出された
   データ信号を導びくようにし、さらに第１、第２シンド
   ローム形成器（２３，２５）により形成されるシンドロ
   ーム値を記憶するための第１、第３レジスタ （２４，２６）を設け、さらに内部デコーダ（４，５）
   により形成されるエラー・マーカを計数するための第１
   および第２計数器（２７，２８）を設け、さらに第１、
   第２計数器（２７，２８）から送出される値を排他オア
   結合するための装置（３１）を設け、さらに第１計数器
   （２７）から送出される値を記憶するための第２レジス
   タ（２９）を設け、さらに第２計数器（２８）から送出
   される値を記憶するための第４レジスタ（３０）を設け
   、さらに排他オア結合装置（３１）により得られる値を
   記憶するための第５レジスタ（３２）を設け、さらに固
   定値メモリ（１８）を設け、該固定値メモリのアドレス
   入力側を第１〜第５レジスタの出力側と接続し、さらに
   遅延装置（１２）と接続される補正段（２０）を設け、
   該補正段を固定値メモリ（１８）の出力側から取り出さ
   れる信号により制御するようにした請求項２記載の方法
   を実施する回路装置。 ５、ガロワ域において表わされている多項式による合成
   値を送出する第１固定値メモリ（３５）を設け、この場
   合、アドレス入力側を第１レジスタ（２４）と接続し、
   さらに第３および第４レジスタ（２９，３０）から取り
   出される値を第１固定値メモリ（３５）の別のアドレス
   入力側へ交番的に導びくための被制御切り換えスイッチ
   （３６）を設け、さらに第３レジスタ（２６）から取り
   出される値を第１固定値メモリ（３５）の合成値と排他
   オア結合するためのもう一つの装置（３４）を設け、さ
   らにガロワ・域において表わされている多項式による商
   の値を送出するための第２固定値メモリ（３３）を設け
   、この場合、第２固定値メモリ（３３）のアドレス入力
   側の一方をもう一つの排他オア結合装置（３４）の出力
   側と接続し、 他方を第５レジスタ（３２）の出力側と接 続し、さらに第２固定値メモリ（３３）から発生される
   、補正回路（２０）に対する補正値として設けられてい
   る商の値を記憶するためのマルチプルレジスタ（３７）
   を設けた請求項４記載の回路装置。