JPH0444342B2 - - Google Patents

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JPH0444342B2
JPH0444342B2 JP58106257A JP10625783A JPH0444342B2 JP H0444342 B2 JPH0444342 B2 JP H0444342B2 JP 58106257 A JP58106257 A JP 58106257A JP 10625783 A JP10625783 A JP 10625783A JP H0444342 B2 JPH0444342 B2 JP H0444342B2
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JP
Japan
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signal
address
synchronization
address signal
interpolation
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JP58106257A
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JPS59231713A (ja
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Kentaro Odaka
Tadashi Fukami
Shinya Ozaki
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Priority to KR1019840003310A priority patent/KR920008049B1/ko
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1806—Pulse code modulation systems for audio signals
    • G11B20/1809—Pulse code modulation systems for audio signals by interleaving
    • G—PHYSICS
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、例えばPCM復調装置に使用して好
適な同期回路に関する。
背景技術とその問題点 例えばヘリカルスキヤン形の回転ヘツドを用い
て、この回転ヘツドドラムの90度にテープを巻付
け、音声信号のPCMデータを時間軸圧縮して、
ベツドが90度範囲のテープに対接する期間ごとに
記録するようにした装置が提案されている。
ところでこのような装置の場合に、信号の時間
軸が圧縮され、再生時間欠に取出されるために正
確な同期をとることが極めて困難である。
一方変速再生等の特殊再生時には、データも間
欠になるため、同期をとることはさらに困難にな
る。
そこでデータ信号の所定ビツト数のブロツクご
とに同期信号と共にアドレス信号を付加すること
が考えられた。これによれば、再生時アドレス信
号を検出して正確な同期をとることができる。
ところがこの場合にアドレス信号もデータ信号
と同様に誤り訂正等の対策を行う必要がある。そ
の場合に従来はアドレス信号とデータ信号とを一
緒にして誤り訂正コードを付加していた。
しかしながらこの方法では、アドレス信号及び
データ信号の全体に誤り訂正コードがかかつてい
るために、データ信号のみをインターリーブして
訂正能力を高めることができない。あるいはイン
ターリーブを行うためにはアドレス信号も共に記
憶しなければならず、メモリが大容量必要になつ
てしまう。
またアドレス信号の正誤を判断するために１ブ
ロツクの全体を見なければならず、このためだけ
に１ブロツク分のメモリが必要になる。さらに
PCMデータ部分が正しくても、アドレス部分が
誤りの場合に１ブロツク全体が誤りになつてしま
う、などの問題があつた。
発明の目的 本発明はこのような点にかんがみ、簡単な構成
で正確な同期がとれるようにするものである。
発明の概要 本発明は、データ信号の所定ビツト毎に同期信
号と任意のアドレス信号とこのアドレス信号の誤
り検出ビツトとが付加された信号から上記同期信
号を検出する同期信号検出手段と、上記アドレス
信号の誤りを検出するアドレスエラー検出手段
と、該アドレスエラー検出手段によりアドレス信
号が正しいと判断された時に駆動される内挿同期
信号源と、該内挿同期信号により駆動される内挿
アドレス信号発生手段とを有し、上記検出された
同期信号と上記内挿同期信号とにより上記アドレ
スエラー検出手段を駆動させると共に、このアド
レス信号の正誤に応じて上記アドレス信号の再生
信号と上記内挿アドレス信号とを切り換えること
を特徴とする同期回路であつて、これによれば簡
単な構成で正確な同期をとることができる。
実施例 第１図Ａは伝送される信号を示し、Ｓは同期信
号であつて、この同期信号Ｓの後にアドレス信号
Ａ、アドレス信号Ａの誤り検出ビツトＰ、データ
信号Ｄ、データ信号Ｄの誤り訂正コードＣが続け
られて一連の信号とされ、この信号が順次伝送さ
れる。なお同期信号には、本来データ信号中に存
在しない禁止パターン等が用いられる。
次に第２図は同期回路を含む再生装置のブロツ
ク図であつて、入力端子１に上述の信号が例えば
NRZ変調されたRF信号で供給される。この信号
が復調回路２に供給されて“１”“０”のコード
信号とされる。このコード信号がアドレス信号の
誤り検出回路３に供給される。
また入力端子１からのRF信号が同期信号の検
出回路４に供給される。ここで上述の禁止パター
ン等を用いることにより、同期信号ＳはRF信号
から例えば第１図Ｂに示すように直接検出され
る。この同期信号Ｓがアンド回路５を通じて検出
回路３のリセツト端子に供給される。そしてこの
検出回路３にて、アドレス信号Ａ及び誤り検出ビ
ツトＰを用いてアドレス信号の正誤が判別され、
第１図Ｃに示すような正しいときローレベルとな
る信号が形成される。
この信号が内挿同期信号源６に供給されて、第
１図Ｄに示すような内挿同期信号が形成され、こ
の信号がアンド回路５に供給される。またこの内
挿同期信号源６にて第１図Ｅに示すように検出ビ
ツトＰの直後のタイミングでクロツク信号が形成
される。
さらに検出回路３からの信号がＤフリツプフロ
ツプ７のＤ端子に供給され、信号源６からのクロ
ツク信号がクロツク端子に供給されて、第１図Ｆ
に示すような信号が形成される。
一方復調回路２からのコード信号が直並列変換
回路８に供給され、変換された信号のアドレス信
号Ａの部分がアドレス検出回路９に供給される。
また信号源６からのクロツク信号が内挿アドレス
信号発生回路１０に供給されて内挿アドレス信号
が形成される。この検出されたアドレス信号と内
挿アドレス信号とが切換回路１１に供給され、フ
リツプフロツプ７からの信号にてローのとき検出
回路９からのアドレス信号、ハイのとき発生回路
１０からの内挿アドレス信号が取り出される。こ
の取り出されたアドレス信号が内挿アドレス発生
回路１０に供給される。
また直並列変換回路８からの信号のデータ信号
Ｄ及び誤り訂正コードＣの部分がデータ検出回路
１２に供給される。このデータ信号Ｄ及び誤り訂
正コードＣがランダムアクセスメモリ１３に供給
されると共に、上述の切換回路１１からのアドレ
ス信号がメモリ１３に供給され、このアドレス信
号に従つて書き込みが行われる。このメモリ１３
に書き込まれた信号が誤り訂正回路１４にて誤り
訂正され、所定のタイミングで読み出され、DA
変換回路１５でアナログ化されて出力端子１６に
取り出される。
こうして再生が行われるわけであるが、この装
置によれば同期信号Ｓの直後にアドレス信号Ａと
誤り検出ビツトＰが設けられ、この正誤が検出さ
れるので、例えば第１図のａに示すようにデータ
信号Ｄの誤り等により同期信号が誤検出されて
も、アドレス信号に対応する部分が誤りであるこ
とによつて排除される。また内挿同期信号源６が
設けられているので第１図のｂに示すように同期
信号Ｓが誤り等により検出されなかつた場合にこ
れが内挿され、さらに内挿アドレス信号発生回路
１０が設けられたことによりこのアドレス信号Ａ
が内挿されて、同期信号Ｓ及びアドレス信号Ａの
みが誤つていた場合にもデータ信号Ｄを活用する
ことができる。すなわち同期信号Ｓを極めて正確
に検出することができる。
またこの場合にアドレス信号Ａの直後に誤り検
出ビツトＰが設けられているので、誤り検出のた
めのメモリは極めて小容量で足りる。
なお従来のアドレス信号の誤り検出が行われな
かつた場合には、誤つたアドレスによつて不正な
アドレスにデータが書き込まれ、正しいデータが
破壊されることから、誤り率が２倍に悪化するこ
とが予想されたが、この装置によれば、ｎビツト
の検出ビツトを設けることにより、誤り率を １＋１／2n−１ の悪化に止めることができ、例えばｎ＝４として
悪化は７％以下とすることができる。
また変速再生時に、内挿アドレス発生回路１０
にて速度に合せた演算を行うか、書込停止信号を
形成することにより、変速再生時の誤動作の防止
を行うこともできる。
発明の効果 本発明によれば、簡単な構成で正確な同期をと
ることができるようになつた。
【図面の簡単な説明】
第１図は本発明の説明のための図、第２図は本
発明の一例のブロツク図である。 １…入力端子、２…復調回路、３…アドレス信
号の誤り検出回路、４…同期信号の検出回路、６
…内挿同期信号源、９…アドレス検出回路、１０
…内挿アドレス信号発生回路、１１…切換回路で
ある。

Claims (1)

    【特許請求の範囲】
  1. １ データ信号の所定ビツト毎に同期信号と任意
    のアドレス信号とこのアドレス信号の誤り検出ビ
    ツトとが付加された信号から上記同期信号を検出
    する同期信号検出手段と、上記アドレス信号の誤
    りを検出するアドレスエラー検出手段と、該アド
    レスエラー検出手段によりアドレス信号が正しい
    と判断された時に駆動される内挿同期信号源と、
    該内挿同期信号により駆動される内挿アドレス信
    号発生手段とを有し、上記検出された同期信号と
    上記内挿同期信号とにより上記アドレスエラー検
    出手段を駆動させると共に、このアドレス信号の
    正誤に応じて上記アドレス信号の再生信号と上記
    内挿アドレス信号とを切り換えることを特徴とす
    る同期回路。
JP58106257A 1983-06-14 1983-06-14 同期回路 Granted JPS59231713A (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP58106257A JPS59231713A (ja) 1983-06-14 1983-06-14 同期回路
AU30633/84A AU583251B2 (en) 1983-06-14 1984-06-13 Synchronizing circuit
AT84902365T ATE47240T1 (de) 1983-06-14 1984-06-13 Synchronisierungsschaltung.
US06/706,924 US4669000A (en) 1983-06-14 1984-06-13 Synchronizing circuit
DE8484902365T DE3480130D1 (en) 1983-06-14 1984-06-13 Synchronizing circuit
PCT/JP1984/000307 WO1985000066A1 (en) 1983-06-14 1984-06-13 Synchronizing circuit
EP84902365A EP0146636B1 (en) 1983-06-14 1984-06-13 Synchronizing circuit
KR1019840003310A KR920008049B1 (ko) 1983-06-14 1984-06-13 동기회로

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JP58106257A JPS59231713A (ja) 1983-06-14 1983-06-14 同期回路

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JPS59231713A JPS59231713A (ja) 1984-12-26
JPH0444342B2 true JPH0444342B2 (ja) 1992-07-21

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ID=14429041

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JP58106257A Granted JPS59231713A (ja) 1983-06-14 1983-06-14 同期回路

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US (1) US4669000A (ja)
EP (1) EP0146636B1 (ja)
JP (1) JPS59231713A (ja)
KR (1) KR920008049B1 (ja)
AU (1) AU583251B2 (ja)
DE (1) DE3480130D1 (ja)
WO (1) WO1985000066A1 (ja)

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DE3480130D1 (en) 1989-11-16
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