JPH01194169A - トラックアドレス再生方式 - Google Patents
トラックアドレス再生方式Info
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- JPH01194169A JPH01194169A JP1712888A JP1712888A JPH01194169A JP H01194169 A JPH01194169 A JP H01194169A JP 1712888 A JP1712888 A JP 1712888A JP 1712888 A JP1712888 A JP 1712888A JP H01194169 A JPH01194169 A JP H01194169A
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- 238000001514 detection method Methods 0.000 claims abstract description 28
- 230000002159 abnormal effect Effects 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、相対運動をする記録媒体に対し、データの記
録再生の位置を制御するために付けられたトラックアド
レスデータを再生する方式に関し、特にトラックアドレ
スデータが示す位置と記録再生の実際の位置とが一致し
なくなるのを防止してなるトラックアドレス再生方式に
関する。
録再生の位置を制御するために付けられたトラックアド
レスデータを再生する方式に関し、特にトラックアドレ
スデータが示す位置と記録再生の実際の位置とが一致し
なくなるのを防止してなるトラックアドレス再生方式に
関する。
従来のこの種のトラックアドレス再生方式は、相対運動
をする記録媒体より読み出される再生データから同期信
号を１等で、その同期信号に基づいて再生データをメモ
リに書き込むことによりトラックアドレスデータを（尋
で、かつ前記したメモリに書き込まれたトラックアドレ
スデータを所定のタイミングで読み出し、前記した記録
再生の位置を制御するのに利用されている。
をする記録媒体より読み出される再生データから同期信
号を１等で、その同期信号に基づいて再生データをメモ
リに書き込むことによりトラックアドレスデータを（尋
で、かつ前記したメモリに書き込まれたトラックアドレ
スデータを所定のタイミングで読み出し、前記した記録
再生の位置を制御するのに利用されている。
第５図は上記トラックアドレス再生方式を実現する従来
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
第５図において、符号１はＰＬＬ回路であり、このＰＬ
Ｌ回路１は、相対運動をする記録媒体より読み出される
再生データからクロック信号ＣＫを取り出すとともに、
再生データをデータＤＡＴＡとして出力できるように回
路構成されている。
Ｌ回路１は、相対運動をする記録媒体より読み出される
再生データからクロック信号ＣＫを取り出すとともに、
再生データをデータＤＡＴＡとして出力できるように回
路構成されている。
このＰＬＬ回路１は、そのクロック信号ＣＫを同期信号
検出回路２およびアドレス制御回路３に供給できるよう
に回路が構成されている。同期信号検出回路２は、前記
したデータＤＡＴＡ内からアドレスデータの位置を示す
同期信号５ＹＮＣを取り出せるように構成されている。
検出回路２およびアドレス制御回路３に供給できるよう
に回路が構成されている。同期信号検出回路２は、前記
したデータＤＡＴＡ内からアドレスデータの位置を示す
同期信号５ＹＮＣを取り出せるように構成されている。
アドレス制ｊ卸回路３は、前記したデータＤＡＴＡ、同
期信号５ＹＮＣ、クロック信号ＣＫを取り込み、メモリ
４にデータＤＡＴＡを書き込む際のアドレスを制御する
ように構成されている。なお、符号５はタイミング制御
回路であり、このタイミング制御回路５はメモリ４への
書き込み、あるいはメモリ４からの読み出しのタイミン
グを制御できるようになっている。
期信号５ＹＮＣ、クロック信号ＣＫを取り込み、メモリ
４にデータＤＡＴＡを書き込む際のアドレスを制御する
ように構成されている。なお、符号５はタイミング制御
回路であり、このタイミング制御回路５はメモリ４への
書き込み、あるいはメモリ４からの読み出しのタイミン
グを制御できるようになっている。
このような装置によれば、相対運動をする記録媒体より
読み出される再生データからＰＬＬ回路１によりクロッ
ク信号ＣＫが得られる。このクロック信号ＣＫは、同期
信号検出回路２およびアドレス制御回路３に与えられる
。同期信号検出回路２およびアドレス制御回路３は、ク
ロック信号ＣＫに同期しながら動作する。同期信号検出
回路２により同期信号が得られ、この同期信号がアドレ
ス制御回路３に与えられる。アドレス制御回路３は同期
信号５ＹＮＣに基づいてデータＤＡＴＡをメモリ４に書
き込み、かつメモリ４に書き込まれたトラックアドレス
データをタイミング制御回路５からの所定のタイミング
で読み出すものである。
読み出される再生データからＰＬＬ回路１によりクロッ
ク信号ＣＫが得られる。このクロック信号ＣＫは、同期
信号検出回路２およびアドレス制御回路３に与えられる
。同期信号検出回路２およびアドレス制御回路３は、ク
ロック信号ＣＫに同期しながら動作する。同期信号検出
回路２により同期信号が得られ、この同期信号がアドレ
ス制御回路３に与えられる。アドレス制御回路３は同期
信号５ＹＮＣに基づいてデータＤＡＴＡをメモリ４に書
き込み、かつメモリ４に書き込まれたトラックアドレス
データをタイミング制御回路５からの所定のタイミング
で読み出すものである。
このような方式によれば、トラックアドレスデータが得
られ、このトラックアドレスデータによりデータの記録
再生の位置制御ができるという利点がある。
られ、このトラックアドレスデータによりデータの記録
再生の位置制御ができるという利点がある。
上記トラックアドレス再生方式によれば、再生データか
ら同期信号５ＹＮＣを取り出し、これを基にしてメモリ
４にトラックアドレスデータを書き込んでいるが、信号
対雑音比（Ｓ／Ｎ）の劣化や復調のエラー等により、同
期信号５ＹＮＣが検出できないときには、メモリ４の内
容は書き換えられずに旧いデータがそのままメモリ４に
残ってしまうことになる。このため、従来のトラックア
ドレス再生方式によれば、旧いデータがメモリ４から出
力されてしまうという不都合があり、加えてその出力デ
ータが誤っているという判定がなされないという不都合
もあった。
ら同期信号５ＹＮＣを取り出し、これを基にしてメモリ
４にトラックアドレスデータを書き込んでいるが、信号
対雑音比（Ｓ／Ｎ）の劣化や復調のエラー等により、同
期信号５ＹＮＣが検出できないときには、メモリ４の内
容は書き換えられずに旧いデータがそのままメモリ４に
残ってしまうことになる。このため、従来のトラックア
ドレス再生方式によれば、旧いデータがメモリ４から出
力されてしまうという不都合があり、加えてその出力デ
ータが誤っているという判定がなされないという不都合
もあった。
本発明は上述した課題を解決するためになされたもので
、データ再生の信頼性を向上させてなるトラックアドレ
ス再生方式を提供することを目的とする。
、データ再生の信頼性を向上させてなるトラックアドレ
ス再生方式を提供することを目的とする。
本発明に係るトラックアドレス再生方式は、相対運動を
する記録媒体より読み出される再生データから同期信号
を得て、その同期信号に基づいて再生データをメモリに
書き込むことによりトラックアドレスデータを得て、か
つ前記したメモリに書き込まれたトラックアドレスデー
タを所定のタイミングで読み出すトラックアドレス再生
方式において、前記したトラックアドレスデータの書き
込みに先だって必ずランダム信号をメモリに書き込み、
ついで前記した再生データから同期信号が得られたとき
にのみトラックアドレスデータをメモリに書き込むよう
にし、かつ前記したメモリから読み出すトラックアドレ
スデータがランダム信号のときにエラー検出回路により
異常と判定するものである。
する記録媒体より読み出される再生データから同期信号
を得て、その同期信号に基づいて再生データをメモリに
書き込むことによりトラックアドレスデータを得て、か
つ前記したメモリに書き込まれたトラックアドレスデー
タを所定のタイミングで読み出すトラックアドレス再生
方式において、前記したトラックアドレスデータの書き
込みに先だって必ずランダム信号をメモリに書き込み、
ついで前記した再生データから同期信号が得られたとき
にのみトラックアドレスデータをメモリに書き込むよう
にし、かつ前記したメモリから読み出すトラックアドレ
スデータがランダム信号のときにエラー検出回路により
異常と判定するものである。
このような本発明によれば、再生データから同期信号が
検出できないときにはメモリに書き込まれたランダム信
号が更新されないから、これがメモリから読み出されて
誤りデータとされるので、トラックアドレスデータが正
確か否か確実に判定できることになり、データの信頼性
が向上する。
検出できないときにはメモリに書き込まれたランダム信
号が更新されないから、これがメモリから読み出されて
誤りデータとされるので、トラックアドレスデータが正
確か否か確実に判定できることになり、データの信頼性
が向上する。
次に、本発明について図面を参照して説明する。
第１図〜第４図は本発明の詳細な説明するために示すも
のである。
のである。
第１図は本発明に係るトラックアドレス再生方式の実施
例を実現する装置の構成を示すブロック図、第２図は第
１図の装置に一部を詳細に示す回路図、第３図は同実施
例で用いるデータの構成例を示す悦胡図、第４図は同実
施例を説明するために示すタイムチャートである。
例を実現する装置の構成を示すブロック図、第２図は第
１図の装置に一部を詳細に示す回路図、第３図は同実施
例で用いるデータの構成例を示す悦胡図、第４図は同実
施例を説明するために示すタイムチャートである。
第１図に示す実施例は、次のように構成されている。す
なわち、符号１１はＰ、ＬＬ回路であり、このＰＬＬ回
路１１は再生データからクロック信号ＣＫを取り出すと
ともに、再生データをデータＤＡＴＡとして出力できる
ように回路構成されている。このＰＬＬ回路１１は、そ
のクロック信号ＣＫを同期信号検出回路１２およびアド
レス制御回路１３に供給できるように回路が構成されて
いる。同期信号検出回路１２は、データＤＡＴＡ内から
アドレスデータの位置を示す同期信号５ＹＮＣ（Ｈ）を
取り出せるとともに、擬似同期信号５ＹＮＣ’も出力で
きるように構成されている。アドレス制御回路１３は、
データＤＡＴＡ、同期信号５ＹＮＣ（Ｈ）、擬似同期信
号５ＹＮＣ’、クロック信号ＣＫを取り込み、メモリ１
４にデータＤＡＴＡを書き込む際のアドレスＡＤＤをラ
イトイネーブル信号ＷＥとともに制御するとともに、擬
似同期信号５ＹＮＣ’のときはランダム信号をデータＤ
ＡＴＡとして書き込めるように構成されている。なお、
符号１５はタイミング制御回路であり、このタイミング
制御回路１５はメモＩＪ １４への書き込み、メモリ１
４からの読み出しのタイミングを制御できるとともに、
ＰＬＬ回路１１、同期信号検出回路１２、アドレス制御
回路１３を制御下に置いて擬似信号等を作成するタイミ
ングの制御ができるように構成されている。メモリ１４
から読み出されたデータは、エラー検出回路１６に取り
込まれて、当該データが誤りデータか否か判定し、誤り
ならばエラー信号ＥＲＲＯＲ（Ｈ）を出力し、そうでな
ければトラックアドレスデータＤＡＴＡを出力できるよ
うに回路構成されている。
なわち、符号１１はＰ、ＬＬ回路であり、このＰＬＬ回
路１１は再生データからクロック信号ＣＫを取り出すと
ともに、再生データをデータＤＡＴＡとして出力できる
ように回路構成されている。このＰＬＬ回路１１は、そ
のクロック信号ＣＫを同期信号検出回路１２およびアド
レス制御回路１３に供給できるように回路が構成されて
いる。同期信号検出回路１２は、データＤＡＴＡ内から
アドレスデータの位置を示す同期信号５ＹＮＣ（Ｈ）を
取り出せるとともに、擬似同期信号５ＹＮＣ’も出力で
きるように構成されている。アドレス制御回路１３は、
データＤＡＴＡ、同期信号５ＹＮＣ（Ｈ）、擬似同期信
号５ＹＮＣ’、クロック信号ＣＫを取り込み、メモリ１
４にデータＤＡＴＡを書き込む際のアドレスＡＤＤをラ
イトイネーブル信号ＷＥとともに制御するとともに、擬
似同期信号５ＹＮＣ’のときはランダム信号をデータＤ
ＡＴＡとして書き込めるように構成されている。なお、
符号１５はタイミング制御回路であり、このタイミング
制御回路１５はメモＩＪ １４への書き込み、メモリ１
４からの読み出しのタイミングを制御できるとともに、
ＰＬＬ回路１１、同期信号検出回路１２、アドレス制御
回路１３を制御下に置いて擬似信号等を作成するタイミ
ングの制御ができるように構成されている。メモリ１４
から読み出されたデータは、エラー検出回路１６に取り
込まれて、当該データが誤りデータか否か判定し、誤り
ならばエラー信号ＥＲＲＯＲ（Ｈ）を出力し、そうでな
ければトラックアドレスデータＤＡＴＡを出力できるよ
うに回路構成されている。
次に、アドレス制御回路１３について、第２図を参照し
ながら説明する。すなわち、アドレス制御回路１３は、
上位カウンタ１３１と、下位カウンタ゛１３２とを有し
、かつ上位カウンタ１３１のクロック端子ＣＫには同期
信号５ＹＮＣ（Ｈ）（擬似同期信号５ＹＮＣ’）が入力
され、上位カウンタ１３１のクリア端子ＣＬにはクリア
信号０Ｌ（Ｈ）が入力され、下位カウンタ１３２のクロ
ック端子ＣＫにはクロック信号ＣＫが入力され、下位カ
ウンタ１３２のクリア端子には同期信号５ＹＮＣ（Ｈ）
（擬似同期信号５ＹＮＣ’ ）又はクリア信号ＣＬ （
Ｈ）の何れかが論理和回路１３３を介して人力されるよ
うにしである。上位カウンタ１３１のロード端子ＬＯＡ
Ｄには出力端子（Ｑｓ 、 Ｑｔ ）が共に論理“１
”のときに論理積回路１３４を介して論理“１”が入力
されるようにしである。また、下位カウンタ１３２のロ
ード端子ＬＯＡＤには出力端Ｑ、、 （Ｑ、の反転端子
）からの信号が反転回路１３５を介して供給されるよう
にしである。書込信号ＷＲＩＴＥは、反転回路１３６を
介してナンド回路１３８の一方の入力端子に与えられる
ようになっている。クロック信号ＣＫは、同様にナンド
回路１３７の一方の入力端子に入力されるようになって
いる。上位カウンタ１３１の出力はメモリ１４のアドレ
スとして、下位カウンタ１３２の出力はメモリ１４のア
ドレスとして出力されるようになっている。ナンド回路
１３７の出力は、ライトイネーブル信号ＷＥとして出力
されるようになっている。
ながら説明する。すなわち、アドレス制御回路１３は、
上位カウンタ１３１と、下位カウンタ゛１３２とを有し
、かつ上位カウンタ１３１のクロック端子ＣＫには同期
信号５ＹＮＣ（Ｈ）（擬似同期信号５ＹＮＣ’）が入力
され、上位カウンタ１３１のクリア端子ＣＬにはクリア
信号０Ｌ（Ｈ）が入力され、下位カウンタ１３２のクロ
ック端子ＣＫにはクロック信号ＣＫが入力され、下位カ
ウンタ１３２のクリア端子には同期信号５ＹＮＣ（Ｈ）
（擬似同期信号５ＹＮＣ’ ）又はクリア信号ＣＬ （
Ｈ）の何れかが論理和回路１３３を介して人力されるよ
うにしである。上位カウンタ１３１のロード端子ＬＯＡ
Ｄには出力端子（Ｑｓ 、 Ｑｔ ）が共に論理“１
”のときに論理積回路１３４を介して論理“１”が入力
されるようにしである。また、下位カウンタ１３２のロ
ード端子ＬＯＡＤには出力端Ｑ、、 （Ｑ、の反転端子
）からの信号が反転回路１３５を介して供給されるよう
にしである。書込信号ＷＲＩＴＥは、反転回路１３６を
介してナンド回路１３８の一方の入力端子に与えられる
ようになっている。クロック信号ＣＫは、同様にナンド
回路１３７の一方の入力端子に入力されるようになって
いる。上位カウンタ１３１の出力はメモリ１４のアドレ
スとして、下位カウンタ１３２の出力はメモリ１４のア
ドレスとして出力されるようになっている。ナンド回路
１３７の出力は、ライトイネーブル信号ＷＥとして出力
されるようになっている。
このように構成された実施例の作用を説明する。
この実施例では、再生データＤＡＴＡは、第３図に示す
ように、同期信号５ＹＮＣと、トラックアドレスデータ
ＴＡＤＡＴＥ、エラー検出符号ＣＲＣとの３つが１組と
な−リ、これが３組で構成されている。
ように、同期信号５ＹＮＣと、トラックアドレスデータ
ＴＡＤＡＴＥ、エラー検出符号ＣＲＣとの３つが１組と
な−リ、これが３組で構成されている。
まず、同期信号検出回路１２は、第４図（ｂ）に示すよ
うに書込信号ＷＲＩＴＥ （Ｌ）が低い（Ｌｏｗ）レベ
ルになるとともに、第４図（＋Ｃ）に示すようにＦＵＬ
Ｌ （Ｌ）が低い（Ｌｏｗ）レベルになるとく時刻ｔ１
）、第４図（ｅ）に示すようにクリア信号ＣＬ （Ｈ）
が出力され（時刻ｔ２）、タイミング制御回路１５から
の信号を受けて擬似同期信号５ＹＮＣ’を出力する（時
刻ｔ３． ｔｎ 、 ｔｓ ）。この擬似同期
信号５ＹＮＣ’がアドレス制御回路１３に人力される度
に（時刻ｔ３．ｔ４．ｔ、）、各時刻の直後にアドレス
制御回路１３はメモリ１４に対してランダム信号を書き
込む。
うに書込信号ＷＲＩＴＥ （Ｌ）が低い（Ｌｏｗ）レベ
ルになるとともに、第４図（＋Ｃ）に示すようにＦＵＬ
Ｌ （Ｌ）が低い（Ｌｏｗ）レベルになるとく時刻ｔ１
）、第４図（ｅ）に示すようにクリア信号ＣＬ （Ｈ）
が出力され（時刻ｔ２）、タイミング制御回路１５から
の信号を受けて擬似同期信号５ＹＮＣ’を出力する（時
刻ｔ３． ｔｎ 、 ｔｓ ）。この擬似同期
信号５ＹＮＣ’がアドレス制御回路１３に人力される度
に（時刻ｔ３．ｔ４．ｔ、）、各時刻の直後にアドレス
制御回路１３はメモリ１４に対してランダム信号を書き
込む。
すると、ＦＵＬＬ （Ｈ）を高（Ｈｉｇｈ）レベルとし
、同時にクリア信号Ｃ，Ｌ（Ｈ）を出力する（時刻ｔｓ
）。この後に、同期信号検出回路１２が再生データＤ
ＡＴＡ （時刻ｔ、〜ｉｚ）を取り込み、このデータＤ
ＡＴＡから同期信号５ＹＮＣ（時刻ｔｏ 、 ｔｓ
、 ｔｏｏ）を検出すると、アドレス制御回路１
３は、各同期信号５ＹＮＣ（時刻ｔｓ 、 ｔｓ
、 ｔｏｏ）の直後にデータＤＡＴＡ （第３図参照
）に基づいてメモ＋Ｊ １４の内容をトラックアドレス
データＴＡＤＡＴＥとエラー検出信号ＣＲＣに書き換え
る。そして、書き換えが終了したら、書込信号ＷＲＩＴ
Ｅ （Ｌ）がＨレベルとなる（時刻ｔ１２）。
、同時にクリア信号Ｃ，Ｌ（Ｈ）を出力する（時刻ｔｓ
）。この後に、同期信号検出回路１２が再生データＤ
ＡＴＡ （時刻ｔ、〜ｉｚ）を取り込み、このデータＤ
ＡＴＡから同期信号５ＹＮＣ（時刻ｔｏ 、 ｔｓ
、 ｔｏｏ）を検出すると、アドレス制御回路１
３は、各同期信号５ＹＮＣ（時刻ｔｓ 、 ｔｓ
、 ｔｏｏ）の直後にデータＤＡＴＡ （第３図参照
）に基づいてメモ＋Ｊ １４の内容をトラックアドレス
データＴＡＤＡＴＥとエラー検出信号ＣＲＣに書き換え
る。そして、書き換えが終了したら、書込信号ＷＲＩＴ
Ｅ （Ｌ）がＨレベルとなる（時刻ｔ１２）。
この動作は次のように行われる。アドレス制御回路１３
は、同期信号５ＹＮＣを上位カウンタ１３１によりカウ
ントして上位２ビツト（Ｑ６ 。
は、同期信号５ＹＮＣを上位カウンタ１３１によりカウ
ントして上位２ビツト（Ｑ６ 。
Ｑｔ）のアドレスを決定する。この上位２ビツトのカウ
ント値は、再生時に検出された同期信号５ＹＮＣの数に
該当する。上位カウンタ１３１の上位２ビツトのカウン
ト値が「３」になると、論理積回路１３４からロード信
号が出力され、上位カウンタ１３１のカウント値は「３
」に固定されて、これ以上のアドレスを定めないように
している。
ント値は、再生時に検出された同期信号５ＹＮＣの数に
該当する。上位カウンタ１３１の上位２ビツトのカウン
ト値が「３」になると、論理積回路１３４からロード信
号が出力され、上位カウンタ１３１のカウント値は「３
」に固定されて、これ以上のアドレスを定めないように
している。
また、下位カウンタ１３２は、ＰＬＬ回路１１からのク
ロック信号ＣＫをカウントしてアドレスを決め、トラッ
クアドレスデータＤＡＴＡとエラー検出符号ＣＲＣを記
憶させるアドレスに割り当てる。例えば、上位カウンタ
１３１が１を出力しており、下位カウンタ１３２がカウ
ントを継続していると、そのアドレスは、■＋（下位カ
ウンタ１３２のカウント値）となる。ここで、下位カウ
ンタ１３２の下位６ビツトのカウント値がｒ３２ｊにな
ると、上記説明と同様に、反転回路１３５からロード信
号がでて、下位カウンタ１３２のカウント値は「３２」
に固定されるが、同期信号５ＹＮＣ（Ｈ）が入力される
と、リセットされ再度カウントを開始する。これは、上
位カウンタ１３１の出力が１〜３となり、３に固定され
るまで繰り返される。なお、クリア信号ＣＬ （Ｈ）で
、上位カウンタ１３１、下位カウンタ１３２は、初期状
態に戻る。
ロック信号ＣＫをカウントしてアドレスを決め、トラッ
クアドレスデータＤＡＴＡとエラー検出符号ＣＲＣを記
憶させるアドレスに割り当てる。例えば、上位カウンタ
１３１が１を出力しており、下位カウンタ１３２がカウ
ントを継続していると、そのアドレスは、■＋（下位カ
ウンタ１３２のカウント値）となる。ここで、下位カウ
ンタ１３２の下位６ビツトのカウント値がｒ３２ｊにな
ると、上記説明と同様に、反転回路１３５からロード信
号がでて、下位カウンタ１３２のカウント値は「３２」
に固定されるが、同期信号５ＹＮＣ（Ｈ）が入力される
と、リセットされ再度カウントを開始する。これは、上
位カウンタ１３１の出力が１〜３となり、３に固定され
るまで繰り返される。なお、クリア信号ＣＬ （Ｈ）で
、上位カウンタ１３１、下位カウンタ１３２は、初期状
態に戻る。
次に、再生データＤＡＴＡからトラックアドレスデータ
ＴＡＤＡＴＥとエラー検出符号ＣＲＣを書き込んだ後に
、書込信号ＷＲＩＴＥ（Ｌ）がＨレベルになるとく時刻
ｔ＋ｚ）、タイミング制御回路１５と同期信号検出回路
１２により、クリア信号ＣＬ （Ｈ）が出力され（時刻
ｔ１３）、ついで擬似同期信号５ＹＮＣ’が出力され（
時刻ｔ１４゜ｔ＋ｓ＋ ｔ＋ｓ）、前記した各時刻の直
後にメモリ１４から記憶されている内容が読み出される
。ここで、メモリ１４から読み出した内容はエラー検出
回路１６に入力され、エラー検出信号ＣＲＣによりトラ
ックアドレスデータＴＡＤＡＴＥが誤っているかどうか
判定し、エラー検出信号ＣＲＣが検出されれば正確であ
り、ランダム信号が検出されれば誤りであると判定され
る。ここで、誤りがなければトラックアドレスデータＴ
ＡＤＡＴＥを出力し、誤っていればエラー信号ＥＲＲＯ
Ｒ（Ｈ）を出力する。
ＴＡＤＡＴＥとエラー検出符号ＣＲＣを書き込んだ後に
、書込信号ＷＲＩＴＥ（Ｌ）がＨレベルになるとく時刻
ｔ＋ｚ）、タイミング制御回路１５と同期信号検出回路
１２により、クリア信号ＣＬ （Ｈ）が出力され（時刻
ｔ１３）、ついで擬似同期信号５ＹＮＣ’が出力され（
時刻ｔ１４゜ｔ＋ｓ＋ ｔ＋ｓ）、前記した各時刻の直
後にメモリ１４から記憶されている内容が読み出される
。ここで、メモリ１４から読み出した内容はエラー検出
回路１６に入力され、エラー検出信号ＣＲＣによりトラ
ックアドレスデータＴＡＤＡＴＥが誤っているかどうか
判定し、エラー検出信号ＣＲＣが検出されれば正確であ
り、ランダム信号が検出されれば誤りであると判定され
る。ここで、誤りがなければトラックアドレスデータＴ
ＡＤＡＴＥを出力し、誤っていればエラー信号ＥＲＲＯ
Ｒ（Ｈ）を出力する。
このように本実施例は、前記したトラックアドレスデー
タをメモリ１４に書き込むに先だって必ずランダム信号
をメモリ１４に書き込み、ついで前記した再生データか
ら同期信号５ＹＮＣが得られたときにのみトラックアド
レスデータおよびエラー検出符号をメモリ１４に書き込
むようにし、かつメモリ１４から読み出すデータがエラ
ー検出符号でなくランダム信号のときにエラー検出回路
１６により異常と判定するようにしたものである。
タをメモリ１４に書き込むに先だって必ずランダム信号
をメモリ１４に書き込み、ついで前記した再生データか
ら同期信号５ＹＮＣが得られたときにのみトラックアド
レスデータおよびエラー検出符号をメモリ１４に書き込
むようにし、かつメモリ１４から読み出すデータがエラ
ー検出符号でなくランダム信号のときにエラー検出回路
１６により異常と判定するようにしたものである。
この実施例によれば、従来のトラックアドレス再生方式
のように、トラックアドレスデータを読み損なうと、記
録再生手段が移動しているのに、トラックアドレスデー
タは動いていないという事態を避けることができ、また
エラー検出符号を含むデータが三重なので、信頼性が向
上する。
のように、トラックアドレスデータを読み損なうと、記
録再生手段が移動しているのに、トラックアドレスデー
タは動いていないという事態を避けることができ、また
エラー検出符号を含むデータが三重なので、信頼性が向
上する。
以上説明したように本発明は、再生データから同期信号
が検出できないときにはメモリに書き込まれたランダム
信号が更新されないから、これがメモリから読み出され
て誤りデータとされるので、トラックアドレスデータが
正確か否か確実に判定できることになり、データの信頼
性が向上するという効果がある。
が検出できないときにはメモリに書き込まれたランダム
信号が更新されないから、これがメモリから読み出され
て誤りデータとされるので、トラックアドレスデータが
正確か否か確実に判定できることになり、データの信頼
性が向上するという効果がある。
第１図は本発明の実施例を実現する装置の例を示すブロ
ック図、第２図は同装置の一部構成を示す回路図、第３
図は同実施例で用いる信号を示す説明図、第４図は同実
施例を説明するために示すタイムチャート、第５図は従
来例を示すブロック図である。 １１・・・・・・ＰＬＬ回路、 １２・・・・・・同期信号検出回路、 １３・・・・・・アドレス制御回路、 １４・・・・・・メモリ、 １５・・・・・・タイミング制御回路、１６・・・・・
・エラー検出回路。
ック図、第２図は同装置の一部構成を示す回路図、第３
図は同実施例で用いる信号を示す説明図、第４図は同実
施例を説明するために示すタイムチャート、第５図は従
来例を示すブロック図である。 １１・・・・・・ＰＬＬ回路、 １２・・・・・・同期信号検出回路、 １３・・・・・・アドレス制御回路、 １４・・・・・・メモリ、 １５・・・・・・タイミング制御回路、１６・・・・・
・エラー検出回路。
Claims (1)
- 相対運動をする記録媒体より読み出される再生データか
ら同期信号を得て、その同期信号に基づいて再生データ
をメモリに書き込むことによりトラックアドレスデータ
を得て、かつ前記メモリに書き込まれたトラックアドレ
スデータを所定のタイミングで読み出すトラックアドレ
ス再生方式において、前記トラックアドレスデータの書
き込みに先だって必ずランダム信号をメモリに書き込み
、ついで前記再生データから同期信号が得られたときに
のみトラックアドレスデータをメモリに書き込むように
し、かつ前記メモリから読み出すトラックアドレスデー
タがランダム信号のときにエラー検出回路により異常と
判定することを特徴とするトラックアドレス再生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1712888A JPH01194169A (ja) | 1988-01-29 | 1988-01-29 | トラックアドレス再生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1712888A JPH01194169A (ja) | 1988-01-29 | 1988-01-29 | トラックアドレス再生方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194169A true JPH01194169A (ja) | 1989-08-04 |
Family
ID=11935399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1712888A Pending JPH01194169A (ja) | 1988-01-29 | 1988-01-29 | トラックアドレス再生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194169A (ja) |
-
1988
- 1988-01-29 JP JP1712888A patent/JPH01194169A/ja active Pending
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