JPS6325379B2 - - Google Patents
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- JPS6325379B2 JPS6325379B2 JP58188256A JP18825683A JPS6325379B2 JP S6325379 B2 JPS6325379 B2 JP S6325379B2 JP 58188256 A JP58188256 A JP 58188256A JP 18825683 A JP18825683 A JP 18825683A JP S6325379 B2 JPS6325379 B2 JP S6325379B2
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- Japan
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- 238000001514 detection method Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 description 8
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0793—Remedial or corrective actions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0727—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a storage system, e.g. in a DASD or network based storage system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
(a) 発明の技術分野
本発明は記憶装置のエラー訂正方式に関するも
のである。 (b) 従来技術と問題点 第１図はインバート回路を有する従来の記憶装
置を示し、１は記憶部、２はインバート回路、
３，４はマルチプレクサ、５はチエツク回路をそ
れぞれ示す。 マルチプレクサ４に書き込みデータが転送され
ると、マルチプレクサ４はそのデータを選択し、
そのデータは記憶部１の指定されたアドレスに対
応する記憶素子に書き込まれる。インバート回路
２は記憶部１より読み出されたデータの各ビツト
を反転する。マルチプレクサ３は記憶部１の記憶
素子より読み出されるデータのインバートビツト
（Ｉ）が立つていれば（“１”となつている）、イ
ンバート回路２を介して読み出されるデータを、
さもなくば、記憶部１よりのデータを直接選択す
る。 選択されたデータにチエツク回路５によりエラ
ーが検出されると、前記記憶素子に先と同じ書き
込みデータを書き込むか、又は、前記記憶素子よ
り読み出され、インバート回路２により各ビツト
を反転したデータを前記記憶素子に書き込む。
尚、その選択はマルチプレクサ４によつて行な
う。 下に示す表は、第１図の記憶装置内を転送され
るデータを示す。
のである。 (b) 従来技術と問題点 第１図はインバート回路を有する従来の記憶装
置を示し、１は記憶部、２はインバート回路、
３，４はマルチプレクサ、５はチエツク回路をそ
れぞれ示す。 マルチプレクサ４に書き込みデータが転送され
ると、マルチプレクサ４はそのデータを選択し、
そのデータは記憶部１の指定されたアドレスに対
応する記憶素子に書き込まれる。インバート回路
２は記憶部１より読み出されたデータの各ビツト
を反転する。マルチプレクサ３は記憶部１の記憶
素子より読み出されるデータのインバートビツト
（Ｉ）が立つていれば（“１”となつている）、イ
ンバート回路２を介して読み出されるデータを、
さもなくば、記憶部１よりのデータを直接選択す
る。 選択されたデータにチエツク回路５によりエラ
ーが検出されると、前記記憶素子に先と同じ書き
込みデータを書き込むか、又は、前記記憶素子よ
り読み出され、インバート回路２により各ビツト
を反転したデータを前記記憶素子に書き込む。
尚、その選択はマルチプレクサ４によつて行な
う。 下に示す表は、第１図の記憶装置内を転送され
るデータを示す。
【表】
今、記憶部１の任意のアドレスに対応する記憶
素子に(1)のような全てが“０”である書き込みデ
ータを書き込む。 ここで、このデータ(1)に対応するインバートビ
ツトは“０”である。このデータ(1)を前記記憶素
子より読み出すと、表の(2)に示すようにある第ｌ
ビツトが“１”であるようなデータが読み出され
たものとすると、マルチプレクサ３が選択するデ
ータにはエラーが存在する。そのエラーがチエツ
ク回路５によつて検出されると、前記記憶素子に
再度書き込みデータを書き込む。ソフト（間欠）
エラーであれば、このように書き込みを再度やり
直す（以下、リライトとする）ことによりエラー
は存在しなくなる。 ところで、このようなリライトを所定回数行つ
た後にもエラーが検出される場合は、前記記憶素
子にハード（固定）エラーがあるものとし、前記
記憶素子より読み出されるデータ(2)をインバート
回路２を介し“１”と“０”とを反転し、その反
転したデータ(3)を再度前記記憶素子に書き込む。
ここで、前記記憶素子にハードエラーがあれば、
前記記憶素子に書き込まれたデータの第ｌビツト
は“１”となる。すなはち、データ(3)はデータ(4)
のようになる。ここで、このデータに対応するイ
ンバートビツトは“１”となつているので、マル
チプレクサ３は、前記記憶素子よりデータが読み
出されると、インバート回路２を介して送られる
データを選択する。ここで、インバート回路２よ
り送られるデータは(1)のようになり、見かけ上正
しいデータが読み出されたこととなる。 ところで、このようなエラー訂正方式において
は、所定回数リライトを繰り返した後に読み出さ
れたデータにエラーが検出され、インバート回路
２で反転されたデータを書き込み、読み出し、そ
の読み出したデータに更にエラーが検出された場
合には装置自体を止めてしまう。 例えば、所定回数番目にリライトしたデータに
たまたま(2)のようなエラーが存在し、記憶素子に
はハードエラーがないような場合には、データを
反転して記憶素子に書き込み、読み出しすると、
(3)のようなデータが読み出されてしまう。そのた
め、チエツク回路５ではエラーが検出され、装置
は止まつてしまう。 (c) 発明の目的 そこで本発明は装置を止めることなくエラーを
解消しうるエラー訂正方式を提案するものであ
る。 (d) 発明の構成 そのため本発明では第一選択手段より転送され
たデータを任意の記憶素子に書き込む記憶手段
と、該記憶素子より読み出されるデータを反転す
る反転手段と、該記憶素子より読み出されたデー
タか、該記憶素子より読み出され該反転手段で反
転されたデータかのいずれか一方を選択する第二
選択手段と、該反転手段で反転されたデータか、
書き込みデータかのいずれか一方を選択する前記
第一選択手段と、前記第二選択手段で選択された
データのエラーを検出する検出手段と、前記第一
選択手段の選択を制御する制御手段とによつて構
成され、前記データにはインバートビツトが付加
され書き込まれ、前記第二選択手段は該インバー
トビツトの値に応じて上記読み出されたデータか
反転されたデータかのいずれか一方を選択するよ
うにされ、該第二選択手段で選択されたデータに
前記検出手段によりエラーが検出されると、前記
記憶素子に対しデータの再書き込み、再読み出し
を行うに際し、前記第二選択手段で選択されるデ
ータにエラーが検出されなくなるまでは、前記制
御手段は前記第一選択手段が前記書き込みデータ
と、前記反転手段で反転されたデータを交互に選
択するように制御することを特徴とする記憶装置
エラー訂正方式を提案する。 (e) 発明の実施例 第２図は本発明の一実施例である記憶装置エラ
ー訂正方式を実施するための記憶装置を示し、１
１は記憶部、１２はインバート回路、１３，１
４，１５はマルチプレクサ、１６はコントロール
回路、１７はチエツク回路をそれぞれ示す。 マルチプレクサ１５に書き込みデータが転送さ
れると、マルチプレクサ１５はそのデータを選択
し、そのデータは記憶部１１の任意のアドレスに
対応する記憶素子に書き込まれる。 インバート回路１２は記憶部１１より読み出さ
れたデータの各ビツトを反転させる。マルチプレ
クサ１３は記憶部１１の記憶素子より読み出され
るデータのインバートビツト（Ｉ）が立つていれ
ば（“１”となつている）、インバート回路２を介
して読み出されるデータを、さもなくば記憶部１
１より読み出されるデータを直接選択する。 マルチプレクサ１４は、コントロール回路１６
の制御により、書き込みデータか、記憶素子より
読み出され、インバート回路１２を介して転送さ
れるデータかのいずれか一方を選択する。コント
ロール回路１６は、再書き込み時、書き込みデー
タとインバート回路を介して転送されるデータが
交互に選択されるようマルチプレクサ１４を制御
する。マルチプレクサ１５は、マルチプレクサ１
３で選択されたデータにチエツク回路１７により
エラーが検出されると、それ以降はマルチプレク
サ１４より転送されるデータを選択する。 尚、記憶部１１への最初の書き込みデータは図
示しない書き込みデータレジスタよりマルチプレ
クサ１５を介して与えられるが、そのデータが記
憶部１１より読み出されてチエツク回路１７でエ
ラーが検出される時点では、上記書き込みデータ
レジスタには次の書き込みデータがセツトされて
いるため、マルチプレクサ１５を介して再度同一
データを再書き込みすることはできない。そこ
で、上記書き込みデータレジスタを更に別の図示
しない保持レジスタにコピーしておき、エラーが
検出された場合には、その保持レジスタよりマル
チプレクサ１４を介して最初の書き込みデータと
同一データを選択して再書き込みできるようにし
てある。 今、記憶部１１の任意のアドレスに対応する記
憶素子に書き込みデータが書き込まれ、前記記憶
素子より読み出されたデータをマルチプレクサ１
３が選択し、そのデータにチエツク回路１７によ
りエラーが検出されたものとする。 コントロール回路１６にエラーが報告される
と、コントロール回路１６は、マルチプレクサ１
４が書き込みデータを選択するように制御する。
そして前記記憶素子へ書き込みデータの書き込み
を行う。そして、前記記憶素子より読み出された
データにチエツク回路１７によりエラーが検出さ
れれば、今度は、コントロール回路１６は、マル
チプレクサ１４がインバート回路１２を介して転
送されたデータを選択するように制御する。そし
て前記記憶素子にデータを書き込む。 更に、前記記憶素子より読み出されたデータに
エラーが検出されると、上記の手順を繰り返す。 このように、書き込みデータとインバート回路
１２を介して転送されるデータを記憶素子に交互
に書き込むようにすれば、コントロール回路の状
態（最初にエラーが検出された時に、マルチプレ
クサ１４に書き込みデータを選択させるのか、そ
れとも、インバート回路１２を介して転送される
データを選択させるのか）にかかわらず、たかだ
か二度目の書き込みで、ソフトエラー、ハードエ
ラーを解消できる。 (f) 発明の効果 本発明によれば、エラーを検出するとたかだか
二度目の書き込みでソフトエラー、ハードエラー
を解消でき、又、ソフトエラーが連続的に偶発し
た場合にも、装置を止めずともエラーの訂正が行
えるエラー訂正方式を得ることができる。
素子に(1)のような全てが“０”である書き込みデ
ータを書き込む。 ここで、このデータ(1)に対応するインバートビ
ツトは“０”である。このデータ(1)を前記記憶素
子より読み出すと、表の(2)に示すようにある第ｌ
ビツトが“１”であるようなデータが読み出され
たものとすると、マルチプレクサ３が選択するデ
ータにはエラーが存在する。そのエラーがチエツ
ク回路５によつて検出されると、前記記憶素子に
再度書き込みデータを書き込む。ソフト（間欠）
エラーであれば、このように書き込みを再度やり
直す（以下、リライトとする）ことによりエラー
は存在しなくなる。 ところで、このようなリライトを所定回数行つ
た後にもエラーが検出される場合は、前記記憶素
子にハード（固定）エラーがあるものとし、前記
記憶素子より読み出されるデータ(2)をインバート
回路２を介し“１”と“０”とを反転し、その反
転したデータ(3)を再度前記記憶素子に書き込む。
ここで、前記記憶素子にハードエラーがあれば、
前記記憶素子に書き込まれたデータの第ｌビツト
は“１”となる。すなはち、データ(3)はデータ(4)
のようになる。ここで、このデータに対応するイ
ンバートビツトは“１”となつているので、マル
チプレクサ３は、前記記憶素子よりデータが読み
出されると、インバート回路２を介して送られる
データを選択する。ここで、インバート回路２よ
り送られるデータは(1)のようになり、見かけ上正
しいデータが読み出されたこととなる。 ところで、このようなエラー訂正方式において
は、所定回数リライトを繰り返した後に読み出さ
れたデータにエラーが検出され、インバート回路
２で反転されたデータを書き込み、読み出し、そ
の読み出したデータに更にエラーが検出された場
合には装置自体を止めてしまう。 例えば、所定回数番目にリライトしたデータに
たまたま(2)のようなエラーが存在し、記憶素子に
はハードエラーがないような場合には、データを
反転して記憶素子に書き込み、読み出しすると、
(3)のようなデータが読み出されてしまう。そのた
め、チエツク回路５ではエラーが検出され、装置
は止まつてしまう。 (c) 発明の目的 そこで本発明は装置を止めることなくエラーを
解消しうるエラー訂正方式を提案するものであ
る。 (d) 発明の構成 そのため本発明では第一選択手段より転送され
たデータを任意の記憶素子に書き込む記憶手段
と、該記憶素子より読み出されるデータを反転す
る反転手段と、該記憶素子より読み出されたデー
タか、該記憶素子より読み出され該反転手段で反
転されたデータかのいずれか一方を選択する第二
選択手段と、該反転手段で反転されたデータか、
書き込みデータかのいずれか一方を選択する前記
第一選択手段と、前記第二選択手段で選択された
データのエラーを検出する検出手段と、前記第一
選択手段の選択を制御する制御手段とによつて構
成され、前記データにはインバートビツトが付加
され書き込まれ、前記第二選択手段は該インバー
トビツトの値に応じて上記読み出されたデータか
反転されたデータかのいずれか一方を選択するよ
うにされ、該第二選択手段で選択されたデータに
前記検出手段によりエラーが検出されると、前記
記憶素子に対しデータの再書き込み、再読み出し
を行うに際し、前記第二選択手段で選択されるデ
ータにエラーが検出されなくなるまでは、前記制
御手段は前記第一選択手段が前記書き込みデータ
と、前記反転手段で反転されたデータを交互に選
択するように制御することを特徴とする記憶装置
エラー訂正方式を提案する。 (e) 発明の実施例 第２図は本発明の一実施例である記憶装置エラ
ー訂正方式を実施するための記憶装置を示し、１
１は記憶部、１２はインバート回路、１３，１
４，１５はマルチプレクサ、１６はコントロール
回路、１７はチエツク回路をそれぞれ示す。 マルチプレクサ１５に書き込みデータが転送さ
れると、マルチプレクサ１５はそのデータを選択
し、そのデータは記憶部１１の任意のアドレスに
対応する記憶素子に書き込まれる。 インバート回路１２は記憶部１１より読み出さ
れたデータの各ビツトを反転させる。マルチプレ
クサ１３は記憶部１１の記憶素子より読み出され
るデータのインバートビツト（Ｉ）が立つていれ
ば（“１”となつている）、インバート回路２を介
して読み出されるデータを、さもなくば記憶部１
１より読み出されるデータを直接選択する。 マルチプレクサ１４は、コントロール回路１６
の制御により、書き込みデータか、記憶素子より
読み出され、インバート回路１２を介して転送さ
れるデータかのいずれか一方を選択する。コント
ロール回路１６は、再書き込み時、書き込みデー
タとインバート回路を介して転送されるデータが
交互に選択されるようマルチプレクサ１４を制御
する。マルチプレクサ１５は、マルチプレクサ１
３で選択されたデータにチエツク回路１７により
エラーが検出されると、それ以降はマルチプレク
サ１４より転送されるデータを選択する。 尚、記憶部１１への最初の書き込みデータは図
示しない書き込みデータレジスタよりマルチプレ
クサ１５を介して与えられるが、そのデータが記
憶部１１より読み出されてチエツク回路１７でエ
ラーが検出される時点では、上記書き込みデータ
レジスタには次の書き込みデータがセツトされて
いるため、マルチプレクサ１５を介して再度同一
データを再書き込みすることはできない。そこ
で、上記書き込みデータレジスタを更に別の図示
しない保持レジスタにコピーしておき、エラーが
検出された場合には、その保持レジスタよりマル
チプレクサ１４を介して最初の書き込みデータと
同一データを選択して再書き込みできるようにし
てある。 今、記憶部１１の任意のアドレスに対応する記
憶素子に書き込みデータが書き込まれ、前記記憶
素子より読み出されたデータをマルチプレクサ１
３が選択し、そのデータにチエツク回路１７によ
りエラーが検出されたものとする。 コントロール回路１６にエラーが報告される
と、コントロール回路１６は、マルチプレクサ１
４が書き込みデータを選択するように制御する。
そして前記記憶素子へ書き込みデータの書き込み
を行う。そして、前記記憶素子より読み出された
データにチエツク回路１７によりエラーが検出さ
れれば、今度は、コントロール回路１６は、マル
チプレクサ１４がインバート回路１２を介して転
送されたデータを選択するように制御する。そし
て前記記憶素子にデータを書き込む。 更に、前記記憶素子より読み出されたデータに
エラーが検出されると、上記の手順を繰り返す。 このように、書き込みデータとインバート回路
１２を介して転送されるデータを記憶素子に交互
に書き込むようにすれば、コントロール回路の状
態（最初にエラーが検出された時に、マルチプレ
クサ１４に書き込みデータを選択させるのか、そ
れとも、インバート回路１２を介して転送される
データを選択させるのか）にかかわらず、たかだ
か二度目の書き込みで、ソフトエラー、ハードエ
ラーを解消できる。 (f) 発明の効果 本発明によれば、エラーを検出するとたかだか
二度目の書き込みでソフトエラー、ハードエラー
を解消でき、又、ソフトエラーが連続的に偶発し
た場合にも、装置を止めずともエラーの訂正が行
えるエラー訂正方式を得ることができる。
第１図はインバート回路を有する従来の記憶装
置を示し、１は記憶部、２はインバート回路、
３，４はマルチプレクサ、５はチエツク回路をそ
れぞれ示す。 第２図は本発明の一実施例である記憶装置エラ
ー訂正方式を実施するための記憶装置を示し、１
１は記憶部、１２はインバート回路、１３，１
４，１５はマルチプレクサ、１６はコントロール
回路、１７はチエツク回路をそれぞれ示す。
置を示し、１は記憶部、２はインバート回路、
３，４はマルチプレクサ、５はチエツク回路をそ
れぞれ示す。 第２図は本発明の一実施例である記憶装置エラ
ー訂正方式を実施するための記憶装置を示し、１
１は記憶部、１２はインバート回路、１３，１
４，１５はマルチプレクサ、１６はコントロール
回路、１７はチエツク回路をそれぞれ示す。
Claims (1)
- １ 第一選択手段より転送されたデータを任意の
記憶素子に書き込む記憶手段と、該記憶素子より
読み出されるデータを反転する反転手段と、該記
憶素子より読み出されたデータか、該記憶素子よ
り読み出され該反転手段で反転されたデータかの
いずれか一方を選択する第二選択手段と、該反転
手段で反転されたデータか、書き込みデータかの
いずれか一方を選択する前記第一選択手段と、前
記第二選択手段で選択されたデータのエラーを検
出する検出手段と、前記第一選択手段の選択を制
御する制御手段とによつて構成され、前記データ
にはインバートビツトが付加されて書き込まれ、
前記第二選択手段は該インバートビツトの値に応
じて上記読み出されたデータか反転されたデータ
かのいずれか一方を選択するようにされ、該第二
選択手段で選択されたデータに前記検出手段によ
りエラーが検出されると、前記記憶素子に対しデ
ータの再書き込み、再読み出しを行うに際し、前
記第二選択手段で選択されるデータにエラーが検
出されなくなるまでは、前記制御手段は前記第一
選択手段が前記書き込みデータと、前記反転手段
で反転されたデータを交互に選択するように制御
することを特徴とする記憶装置エラー訂正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58188256A JPS6079450A (ja) | 1983-10-07 | 1983-10-07 | 記憶装置エラ−訂正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58188256A JPS6079450A (ja) | 1983-10-07 | 1983-10-07 | 記憶装置エラ−訂正方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6079450A JPS6079450A (ja) | 1985-05-07 |
| JPS6325379B2 true JPS6325379B2 (ja) | 1988-05-25 |
Family
ID=16220499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58188256A Granted JPS6079450A (ja) | 1983-10-07 | 1983-10-07 | 記憶装置エラ−訂正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079450A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004030527A (ja) * | 2002-06-28 | 2004-01-29 | Fujitsu Ltd | 記憶制御装置、および記憶制御方法 |
-
1983
- 1983-10-07 JP JP58188256A patent/JPS6079450A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6079450A (ja) | 1985-05-07 |
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