JPH0536212A - クロツク変換回路 - Google Patents
クロツク変換回路Info
- Publication number
- JPH0536212A JPH0536212A JP18855291A JP18855291A JPH0536212A JP H0536212 A JPH0536212 A JP H0536212A JP 18855291 A JP18855291 A JP 18855291A JP 18855291 A JP18855291 A JP 18855291A JP H0536212 A JPH0536212 A JP H0536212A
- Authority
- JP
- Japan
- Prior art keywords
- data
- clock
- bit
- memory
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ディジタルデータを記録再生するクロック変
換回路において、システムクロックの周波数の変動時に
も正常なクロック変換を行う。 【構成】 ２０はアナログ再生データ３０の２値化回
路、２１は再生クロック３２を生成する回路、２２は再
生クロック３２で動作し、データ中の同期パターンを検
出し、その位置を示す同期パターン検出回路である。２
３は再生クロック３２でクロック動作し、復調データ３
４を出力し、復調データ３４中の同期ブロックの先頭を
示す同期ブロック先頭パルス３５を出力する復調回路で
ある。ディジタルデータ３１を復調回路２３で復調し
て、復調データ３４は同期ブロックのｘビットの有効デ
ータとｎ−ｘビットのダミーとがｎビット周期で整列す
る。
換回路において、システムクロックの周波数の変動時に
も正常なクロック変換を行う。 【構成】 ２０はアナログ再生データ３０の２値化回
路、２１は再生クロック３２を生成する回路、２２は再
生クロック３２で動作し、データ中の同期パターンを検
出し、その位置を示す同期パターン検出回路である。２
３は再生クロック３２でクロック動作し、復調データ３
４を出力し、復調データ３４中の同期ブロックの先頭を
示す同期ブロック先頭パルス３５を出力する復調回路で
ある。ディジタルデータ３１を復調回路２３で復調し
て、復調データ３４は同期ブロックのｘビットの有効デ
ータとｎ−ｘビットのダミーとがｎビット周期で整列す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルデータを記
録再生するディジタル記録再生装置に関するものであ
る。
録再生するディジタル記録再生装置に関するものであ
る。
【０００２】
【従来の技術】ディジタル記録再生装置において、ヘッ
ドから再生したアナログ再生データにより再生クロック
を生成し、アナログ再生データを２値化したディジタル
再生データを再生クロック動作でディジタル信号処理す
る。しかし、再生クロックには時間軸にゆらぎがあるた
め、再生クロックでクロック動作するディジタルデータ
も時間軸にゆらぎが生じてしまう。そこで、ディジタル
データの時間軸のゆらぎのないクロックでクロック動作
させてディジタルデータの時間軸のゆらぎをなくすクロ
ック変換回路が必要となる。（以下、時間軸のゆらぎの
ないクロックをシステムクロックという。）従来のクロ
ック変換回路は、再生データを再生クロックでクロック
動作してメモリに書き込み、システムクロックでクロッ
ク動作して再生データをメモリから読み出すことにより
クロック変換を行う。このような動作により、時間軸に
ゆらぎのある再生クロックに同期した再生データを時間
軸にゆらぎのないシステムクロックに同期した再生デー
タに変換することができる。
ドから再生したアナログ再生データにより再生クロック
を生成し、アナログ再生データを２値化したディジタル
再生データを再生クロック動作でディジタル信号処理す
る。しかし、再生クロックには時間軸にゆらぎがあるた
め、再生クロックでクロック動作するディジタルデータ
も時間軸にゆらぎが生じてしまう。そこで、ディジタル
データの時間軸のゆらぎのないクロックでクロック動作
させてディジタルデータの時間軸のゆらぎをなくすクロ
ック変換回路が必要となる。（以下、時間軸のゆらぎの
ないクロックをシステムクロックという。）従来のクロ
ック変換回路は、再生データを再生クロックでクロック
動作してメモリに書き込み、システムクロックでクロッ
ク動作して再生データをメモリから読み出すことにより
クロック変換を行う。このような動作により、時間軸に
ゆらぎのある再生クロックに同期した再生データを時間
軸にゆらぎのないシステムクロックに同期した再生デー
タに変換することができる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
クロック変換回路では、再生クロックの周波数がなんら
かの原因でシステムクロックの周波数よりも大きくなっ
た場合、メモリの書き込みデータ量がメモリの読み出し
データ量よりも多くなってしまう。つまり、メモリから
データを読み出す前に新しいデータがメモリに書き込ま
れてしまい、正常なクロック変換動作ができなくなって
しまう。
クロック変換回路では、再生クロックの周波数がなんら
かの原因でシステムクロックの周波数よりも大きくなっ
た場合、メモリの書き込みデータ量がメモリの読み出し
データ量よりも多くなってしまう。つまり、メモリから
データを読み出す前に新しいデータがメモリに書き込ま
れてしまい、正常なクロック変換動作ができなくなって
しまう。
【０００４】
【課題を解決するための手段】上記問題点を解決するた
めに本発明のクロック変換回路は、再生データから再生
クロックを生成するクロック生成回路と、再生クロック
でクロック動作し、再生データ中の同期パターンを検出
し再生データ中の同期パターンに対応する位置に同期パ
ターン検出パルスを生成する同期パターン検出回路と、
再生クロックでクロック動作し、同期パターン検出パル
スにより、同期ブロックｎビットから有効データｘ（ｘ
＜ｎ）ビットを復調した復調データと復調データの同期
ブロックの有効データの先頭を示す同期ブロック先頭パ
ルスとを生成する復調回路と、メモリと、再生クロック
でクロック動作しｎビット周期で発生する同期ブロック
先頭パルスにより復調データ中の同期ブロックの有効デ
ータｘビットをメモリに書き込み、システムクロックで
クロック動作し、メモリに蓄えられた同期ブロックの有
効データｘビットをｘビット周期でメモリから読み出す
メモリー制御回路とにより構成される。
めに本発明のクロック変換回路は、再生データから再生
クロックを生成するクロック生成回路と、再生クロック
でクロック動作し、再生データ中の同期パターンを検出
し再生データ中の同期パターンに対応する位置に同期パ
ターン検出パルスを生成する同期パターン検出回路と、
再生クロックでクロック動作し、同期パターン検出パル
スにより、同期ブロックｎビットから有効データｘ（ｘ
＜ｎ）ビットを復調した復調データと復調データの同期
ブロックの有効データの先頭を示す同期ブロック先頭パ
ルスとを生成する復調回路と、メモリと、再生クロック
でクロック動作しｎビット周期で発生する同期ブロック
先頭パルスにより復調データ中の同期ブロックの有効デ
ータｘビットをメモリに書き込み、システムクロックで
クロック動作し、メモリに蓄えられた同期ブロックの有
効データｘビットをｘビット周期でメモリから読み出す
メモリー制御回路とにより構成される。
【０００５】
【作用】本発明は上記した構成により、ｎビット周期で
同期ブロックｎビット中有効データｘビット（ｘ＜ｎ）
をメモリに書き込み、ｘビット周期で同期ブロックの有
効データｘビットをメモリから読み出す。従って、再生
クロックの周波数がシステムクロックの周期数のｎ／ｘ
倍以下までなら、メモリ容量を超えることなく、正常に
クロック変換が行える。
同期ブロックｎビット中有効データｘビット（ｘ＜ｎ）
をメモリに書き込み、ｘビット周期で同期ブロックの有
効データｘビットをメモリから読み出す。従って、再生
クロックの周波数がシステムクロックの周期数のｎ／ｘ
倍以下までなら、メモリ容量を超えることなく、正常に
クロック変換が行える。
【０００６】
【実施例】以下、本発明の第１の実施例について図面を
参照しながら説明する。
参照しながら説明する。
【０００７】図１に本発明の同期ブロックを示す。
（ａ）は変調前の同期ブロックの有効データｘビットで
ある。この中には、データの情報信号としての位置を示
すＩＤを含んでいる。（ｂ）は同期ブロックを示す。同
期ブロック中の有効データｘビットを記録パターンに適
したパターンになるようｙビット（ｙ＞＝ｘ）に変調
し、更に同期パターンｍビットを付加して、同期ブロッ
ク長はｎ（＝ｙ＋ｍ）ビットとなる。
（ａ）は変調前の同期ブロックの有効データｘビットで
ある。この中には、データの情報信号としての位置を示
すＩＤを含んでいる。（ｂ）は同期ブロックを示す。同
期ブロック中の有効データｘビットを記録パターンに適
したパターンになるようｙビット（ｙ＞＝ｘ）に変調
し、更に同期パターンｍビットを付加して、同期ブロッ
ク長はｎ（＝ｙ＋ｍ）ビットとなる。
【０００８】図２に本発明のクロック変換回路を示す。
２０はヘッドからのアナログ再生データ３０を２値化し
てディジタルデータ３１を出力する２値化回路、２１は
アナログ再生データ３０より再生クロック３２を生成す
るクロック生成回路である。２２は再生クロック３２で
クロック動作し、ディジタルデータ３１中の同期パター
ンを検出し、同期パターンの位置を示す同期パターン検
出パルス３３を出力する同期パターン検出回路である。
２０はヘッドからのアナログ再生データ３０を２値化し
てディジタルデータ３１を出力する２値化回路、２１は
アナログ再生データ３０より再生クロック３２を生成す
るクロック生成回路である。２２は再生クロック３２で
クロック動作し、ディジタルデータ３１中の同期パター
ンを検出し、同期パターンの位置を示す同期パターン検
出パルス３３を出力する同期パターン検出回路である。
【０００９】２３は再生クロック３２でクロック動作
し、ディジタルデータ３１中の同期ブロックデータを同
期パターン検出パルス３３に従い復調して復調データ３
４を出力し、復調データ３４中の同期ブロックの先頭を
示す同期ブロック先頭パルス３５を出力する復調回路で
ある。ディジタルデータ３１はｎビットの同期ブロック
データがｎビット周期で整列している。ディジタルデー
タ３１を復調回路２３で復調することにより、復調デー
タ３４は同期ブロックのｘビットの有効データとｎ−ｘ
ビットのダミーとがｎビット周期で整列する。
し、ディジタルデータ３１中の同期ブロックデータを同
期パターン検出パルス３３に従い復調して復調データ３
４を出力し、復調データ３４中の同期ブロックの先頭を
示す同期ブロック先頭パルス３５を出力する復調回路で
ある。ディジタルデータ３１はｎビットの同期ブロック
データがｎビット周期で整列している。ディジタルデー
タ３１を復調回路２３で復調することにより、復調デー
タ３４は同期ブロックのｘビットの有効データとｎ−ｘ
ビットのダミーとがｎビット周期で整列する。
【００１０】２４は再生クロック３２でクロック動作
し、同期ブロック先頭パルス３５に従い、復調データ３
４中の同期ブロック有効データｘビットをメモリに書き
込む。また、システムクロック３８でクロック動作し、
ｘビット周期で同期ブロックの有効データｘビットをメ
モリから読み出し出力する（３６）メモリ制御回路であ
る。また、メモリ制御回路は出力データ３６の同期ブロ
ックの先頭を示す同期ブロック先頭パルス３７を出力す
る。
し、同期ブロック先頭パルス３５に従い、復調データ３
４中の同期ブロック有効データｘビットをメモリに書き
込む。また、システムクロック３８でクロック動作し、
ｘビット周期で同期ブロックの有効データｘビットをメ
モリから読み出し出力する（３６）メモリ制御回路であ
る。また、メモリ制御回路は出力データ３６の同期ブロ
ックの先頭を示す同期ブロック先頭パルス３７を出力す
る。
【００１１】図３は図２のメモリ制御回路２４のブロッ
ク図である。５１と５２は復調データ３４の同期ブロッ
ク中のｘビットの有効データを蓄えるメモリである。メ
モリ５１は再生クロック３２でクロック動作し、ＷＥ１
（６１）がアクティブになった瞬間に書き込みアドレス
を初期化し、ＷＥ１（６１）がアクティブの間、順に書
き込みアドレスを増加してそのアドレスにデータを書き
込む。また、システムクロック３８でクロック動作し、
ＲＥ１（６３）がアクティブになった瞬間に読み出しア
ドレスを初期化し、ＲＥ１（６３）がアクティブの間、
順に読み出しアドレスを増加してそのアドレスのデータ
を読み出す。前記メモリ５２は再生クロック３２でクロ
ック動作し、ＷＥ２（６２）がアクティブになった瞬間
に書き込みアドレスを初期化し、ＷＥ２（６２）がアク
ティブの間、順に書き込みアドレスを増加してそのアド
レスにデータを書き込む。また、システムクロック３８
でクロック動作し、ＲＥ２（６４）がアクティブになっ
た瞬間に読み出しアドレスを初期化し、ＲＥ２（６４）
がアクティブの間、順に読み出しアドレスを増加してそ
のアドレスのデータを読み出す。５３はメモリ制御回路
であり、再生クロック３２でクロック動作し、同期ブロ
ック先頭パルス３５に従い交互にＷＥ１（６１）とＷＥ
２（６２）をｘビット分アクティブにすることで復調デ
ータ３４の同期ブロック中の有効データｘビットをメモ
リ５１とメモリ５２に交互に書き込む。また、システム
クロック３８でクロック動作し、同期ブロック有効デー
タｘビットがメモリに蓄えられている場合は、ｘビット
周期で発生する同期ブロック先頭リファレンスパルスに
従い、ＲＥ１（６３）とＲＥ２（６４）を交互にｘビッ
ト分アクティブにすることで、メモリから有効データを
読み出す（６５，６６）。又同期ブロック有効データが
メモリに蓄えられていない場合は、メモリからデータを
読み出さない。セレクタ５４はメモリ出力６５と６６を
切り換えて出力する（３６）。そして、出力データ３６
中の同期ブロックの先頭を示すパルス３７を出力する。
ク図である。５１と５２は復調データ３４の同期ブロッ
ク中のｘビットの有効データを蓄えるメモリである。メ
モリ５１は再生クロック３２でクロック動作し、ＷＥ１
（６１）がアクティブになった瞬間に書き込みアドレス
を初期化し、ＷＥ１（６１）がアクティブの間、順に書
き込みアドレスを増加してそのアドレスにデータを書き
込む。また、システムクロック３８でクロック動作し、
ＲＥ１（６３）がアクティブになった瞬間に読み出しア
ドレスを初期化し、ＲＥ１（６３）がアクティブの間、
順に読み出しアドレスを増加してそのアドレスのデータ
を読み出す。前記メモリ５２は再生クロック３２でクロ
ック動作し、ＷＥ２（６２）がアクティブになった瞬間
に書き込みアドレスを初期化し、ＷＥ２（６２）がアク
ティブの間、順に書き込みアドレスを増加してそのアド
レスにデータを書き込む。また、システムクロック３８
でクロック動作し、ＲＥ２（６４）がアクティブになっ
た瞬間に読み出しアドレスを初期化し、ＲＥ２（６４）
がアクティブの間、順に読み出しアドレスを増加してそ
のアドレスのデータを読み出す。５３はメモリ制御回路
であり、再生クロック３２でクロック動作し、同期ブロ
ック先頭パルス３５に従い交互にＷＥ１（６１）とＷＥ
２（６２）をｘビット分アクティブにすることで復調デ
ータ３４の同期ブロック中の有効データｘビットをメモ
リ５１とメモリ５２に交互に書き込む。また、システム
クロック３８でクロック動作し、同期ブロック有効デー
タｘビットがメモリに蓄えられている場合は、ｘビット
周期で発生する同期ブロック先頭リファレンスパルスに
従い、ＲＥ１（６３）とＲＥ２（６４）を交互にｘビッ
ト分アクティブにすることで、メモリから有効データを
読み出す（６５，６６）。又同期ブロック有効データが
メモリに蓄えられていない場合は、メモリからデータを
読み出さない。セレクタ５４はメモリ出力６５と６６を
切り換えて出力する（３６）。そして、出力データ３６
中の同期ブロックの先頭を示すパルス３７を出力する。
【００１２】以下、動作を示す。ここで簡単のため、同
期ブロック長ｎ＝５ビット同期ブロック中の有効データ
長ｘ＝４ビットとする。また、各信号はゼロレベルをア
クティブとする。
期ブロック長ｎ＝５ビット同期ブロック中の有効データ
長ｘ＝４ビットとする。また、各信号はゼロレベルをア
クティブとする。
【００１３】図４は基本動作であり、再生クロックとシ
ステムクロックが同じ周期の場合である。再生クッロク
３２でクロック動作し、同期ブロック先頭パルス３５に
従い複調データ３４からＷＥ１（６１）またはＷＥ２
（６２）をアクティブにすることで同期ブロックの有効
データ４ビットをメモリ５１と５２とに交互に書き込
む。そして、システムクロック動作で、有効データ４ビ
ットが格納されているメモリから同期ブロックリファレ
ンスパルスに従い、ＲＥ１（６３）またはＲＥ２（６
４）をアクティブにすることで有効データを読み出す。
また、２つのメモリに有効データが書き込まれていない
場合は、データを読み出さない。
ステムクロックが同じ周期の場合である。再生クッロク
３２でクロック動作し、同期ブロック先頭パルス３５に
従い複調データ３４からＷＥ１（６１）またはＷＥ２
（６２）をアクティブにすることで同期ブロックの有効
データ４ビットをメモリ５１と５２とに交互に書き込
む。そして、システムクロック動作で、有効データ４ビ
ットが格納されているメモリから同期ブロックリファレ
ンスパルスに従い、ＲＥ１（６３）またはＲＥ２（６
４）をアクティブにすることで有効データを読み出す。
また、２つのメモリに有効データが書き込まれていない
場合は、データを読み出さない。
【００１４】図５は再生クロックの周期がシステムクロ
ックと同じ周期を中心としてゆらぎがある場合である。
図４の場合と同様に、時間軸にゆらぎのある再生クロッ
クに同期した再生データを時間軸にゆらぎのないシステ
ムクロックに同期した再生データに変換することができ
る。
ックと同じ周期を中心としてゆらぎがある場合である。
図４の場合と同様に、時間軸にゆらぎのある再生クロッ
クに同期した再生データを時間軸にゆらぎのないシステ
ムクロックに同期した再生データに変換することができ
る。
【００１５】図６は再生クロックの周期がシステムクロ
ックの周期より短くなった場合であるが、再生クロック
の周波数がシステムクロックの周波数の５／４倍まで、
メモリの書き込みデータ量がメモリの読み出しデータ量
より大きくなることがないので、正常にクロック変換す
ることができる。
ックの周期より短くなった場合であるが、再生クロック
の周波数がシステムクロックの周波数の５／４倍まで、
メモリの書き込みデータ量がメモリの読み出しデータ量
より大きくなることがないので、正常にクロック変換す
ることができる。
【００１６】本発明の第２の実施例として、図７のよう
に同期ブロックデータを構成する場合を示す。（ａ）に
示す１０８８ビット長のデータに、（ｂ）に示すように
１６ビット長の同期パターンと２４ビット長のＩＤを付
加する。更に、（ｃ）に示すように、（ｂ）のデータ列
の２４ビット毎に１ビット変調用データを付加すること
により１１７５ビット長の同期ブロックを構成する。こ
のような変調方式の目的は、例えば、データ２４ビット
毎に１ビット変調用データを付加することにより、記録
パターン上で１または０が連続する長さ（ランレング
ス）を２４ビット以下に制限でき、再生時に再生データ
の変化点により再生クロックを生成するクロック生成回
路の動作精度を高めることである。（ｃ）の同期ブロッ
クデータを記録再生し、クロック変換を行うには、ほ
ぼ、図２の構成で実現できる。図２の構成上第１の実施
例と異なる動作は、以下の動作である。復調回路２３
で、同期パターン検出パルス３３に従い、同期ブロック
中の変調用付加データの位置を検出する。そして、クロ
ック変換回路２４では、再生クロックでクロック動作
し、同期ブロック中の同期パターンと変調用付加ビット
を除いたＩＤとデータのみで構成される１１１２ビット
の有効データをメモリに書き込む。そして、システムク
ロックでクロック動作し、メモリに書き込まれた１１１
２ビット長の有効データを、１１１２クロック周期でメ
モリから読み出すことにより、クロック変換を行う。
に同期ブロックデータを構成する場合を示す。（ａ）に
示す１０８８ビット長のデータに、（ｂ）に示すように
１６ビット長の同期パターンと２４ビット長のＩＤを付
加する。更に、（ｃ）に示すように、（ｂ）のデータ列
の２４ビット毎に１ビット変調用データを付加すること
により１１７５ビット長の同期ブロックを構成する。こ
のような変調方式の目的は、例えば、データ２４ビット
毎に１ビット変調用データを付加することにより、記録
パターン上で１または０が連続する長さ（ランレング
ス）を２４ビット以下に制限でき、再生時に再生データ
の変化点により再生クロックを生成するクロック生成回
路の動作精度を高めることである。（ｃ）の同期ブロッ
クデータを記録再生し、クロック変換を行うには、ほ
ぼ、図２の構成で実現できる。図２の構成上第１の実施
例と異なる動作は、以下の動作である。復調回路２３
で、同期パターン検出パルス３３に従い、同期ブロック
中の変調用付加データの位置を検出する。そして、クロ
ック変換回路２４では、再生クロックでクロック動作
し、同期ブロック中の同期パターンと変調用付加ビット
を除いたＩＤとデータのみで構成される１１１２ビット
の有効データをメモリに書き込む。そして、システムク
ロックでクロック動作し、メモリに書き込まれた１１１
２ビット長の有効データを、１１１２クロック周期でメ
モリから読み出すことにより、クロック変換を行う。
【００１７】その他に、図１の同期ブロックの有効デー
タｘビットを変調データｙビットに変調する例として
は、復調回路に誤り訂正回路を内蔵している場合、情報
データｘビットにパリティーｚビット付加して変調デー
タ長ｙ＝ｘ＋ｚとする方式等がある。また、変調データ
長ｙビットが有効データ長ｘビットと等しい場合でも、
同期ブロック長はｎ＝ｘ＋ｍとなり有効データ長ｘビッ
トより同期パターン長ｍビット分長くなるので、本発明
の構成は有効である。
タｘビットを変調データｙビットに変調する例として
は、復調回路に誤り訂正回路を内蔵している場合、情報
データｘビットにパリティーｚビット付加して変調デー
タ長ｙ＝ｘ＋ｚとする方式等がある。また、変調データ
長ｙビットが有効データ長ｘビットと等しい場合でも、
同期ブロック長はｎ＝ｘ＋ｍとなり有効データ長ｘビッ
トより同期パターン長ｍビット分長くなるので、本発明
の構成は有効である。
【００１８】
【発明の効果】以上のように本発明の構成で、ｎビット
周期で同期ブロックｎビット中有効データｘビット（ｘ
＜ｎ）をメモリに書き込む。ｘビット周期で同期ブロッ
クの有効データｘビットをメモリから読み出す。従っ
て、再生クロックの周波数がシステムクロックの周波数
のｎ／ｘ倍以下までなら、メモリ容量を超えることな
く、正常にクロック変換が行える。
周期で同期ブロックｎビット中有効データｘビット（ｘ
＜ｎ）をメモリに書き込む。ｘビット周期で同期ブロッ
クの有効データｘビットをメモリから読み出す。従っ
て、再生クロックの周波数がシステムクロックの周波数
のｎ／ｘ倍以下までなら、メモリ容量を超えることな
く、正常にクロック変換が行える。
【図１】本発明の第１の実施例の同期ブロックを示す模
式図
式図
【図２】本発明のクロック変換回路の構成を示すブロッ
ク図
ク図
【図３】同実施例におけるメモリ制御回路のブロック図
【図４】同実施例におけるタイミングチャート
【図５】同実施例におけるタイミングチャート
【図６】同実施例におけるタイミングチャート
【図７】本発明の第２の実施例の同期ブロックを示す模
式図
式図
２０ ２値化回路 ２１ クロック生成回路 ２２ 同期パターン検出回路 ２３ 復調回路 ２４，５３ メモリ制御回路 ５１，５２ メモリ ５４ セレクタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 ブロック化したディジタルデータの始ま
りを示す同期パターンと変調されたディジタルデータと
から構成されるｎビットの同期ブロック単位で記録され
る記録再生装置であって、再生データから再生クロック
を生成するクロック生成回路と、前記再生クロックでク
ロック動作し前記再生データ中の前記同期パターンを検
出し前記再生データ中の前記同期パターンに対応する位
置に同期パターン検出パルスを生成する同期パターン検
出回路と、前記再生クロックでクロック動作し前記同期
パターン検出パルスにより、前記同期ブロックｎビット
から有効データｘ（ｘ＜ｎ）ビットを復調した復調デー
タと前記復調データの前記同期ブロックの有効データの
先頭を示す同期ブロック先頭パルスとを生成する復調回
路と、メモリと、前記再生クロックでクロック動作しｎ
ビット周期で発生する前記同期ブロック先頭パルスによ
り前記復調データ中の前記同期ブロックの有効データｘ
ビットを前記メモリに書き込み、システムクロックでク
ロック動作し前記メモリに蓄えられた前記同期ブロック
の有効データｘビットをｘビット周期で前記メモリから
読み出すメモリー制御回路とを備えたことを特徴とする
クロック変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18855291A JPH0536212A (ja) | 1991-07-29 | 1991-07-29 | クロツク変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18855291A JPH0536212A (ja) | 1991-07-29 | 1991-07-29 | クロツク変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536212A true JPH0536212A (ja) | 1993-02-12 |
Family
ID=16225696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18855291A Pending JPH0536212A (ja) | 1991-07-29 | 1991-07-29 | クロツク変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536212A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7435980B2 (en) | 2004-03-09 | 2008-10-14 | Dai Nippon Printing Co., Ltd. | Electron beam irradiation device |
-
1991
- 1991-07-29 JP JP18855291A patent/JPH0536212A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7435980B2 (en) | 2004-03-09 | 2008-10-14 | Dai Nippon Printing Co., Ltd. | Electron beam irradiation device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2666367B2 (ja) | Ｍスクランブル回路 | |
| EP0209141A2 (en) | PCM Signal recording and reproducing apparatus | |
| EP0146636B1 (en) | Synchronizing circuit | |
| JP2522258B2 (ja) | 信号処理装置 | |
| JP2592054B2 (ja) | データ記録方法 | |
| JPH07326139A (ja) | 記録符号化ディジタル信号再生装置 | |
| JPS6215946B2 (ja) | ||
| JPH0536212A (ja) | クロツク変換回路 | |
| JPS63160068A (ja) | デイジタル信号の時間軸補正装置 | |
| JPH01188085A (ja) | 信号再生処理装置 | |
| US4561083A (en) | Memory circuit write-in system | |
| JPH0541038A (ja) | デイジタル信号処理回路 | |
| JPS6126975A (ja) | 光デイスク制御装置 | |
| JP3439680B2 (ja) | ディジタル変調回路 | |
| JPH01245470A (ja) | 回転ヘッド型磁気記録再生装置 | |
| JPS6341270B2 (ja) | ||
| JPH09330569A (ja) | ディジタル信号再生方法及びディジタル信号再生装置 | |
| JPH05101548A (ja) | デイジタル信号処理回路 | |
| JP2553730B2 (ja) | データ書き込み装置 | |
| JP2001283536A (ja) | 同期信号の検出方法及びその検出装置 | |
| JPH09128904A (ja) | 情報再生装置 | |
| JPS6390075A (ja) | デイジタル信号復調装置 | |
| KR100223160B1 (ko) | 디지탈-브이씨알(d-vcr)의 동기신호 기록.검출방법 및 그 장치 | |
| JP3699765B2 (ja) | エラーフラグ生成回路 | |
| JP2800313B2 (ja) | 画像再生装置 |