WO1985000066A1 - Synchronizing circuit - Google Patents

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WO1985000066A1
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Kentaro Odaka
Tadashi Fukami
Shinya Ozaki
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Sony Corporation
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    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • G—PHYSICS
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    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1806—Pulse code modulation systems for audio signals
    • G11B20/1809—Pulse code modulation systems for audio signals by interleaving
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    • G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
    • G11B27/30—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording
    • G11B27/3027—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording used signal is digitally coded

Definitions

  • the present invention relates to a synchronization circuit suitable for use, for example, in a PCM demodulator.
  • a tape is wound around 90 degrees of the rotary head drum, and the PCM data of the audio signal is compressed on the time axis, so that the head is 90 degrees.
  • An apparatus has been proposed in which recording is performed for each period in which the tape is in contact with a range.
  • the error correction code since the error correction code is applied to the entire address signal and the data signal, the correction capability cannot be enhanced by interleaving only the data signal.
  • the address signal in order to perform interleaving, the address signal must be stored together, and a large amount of memory is required.
  • Honkiaki aims to achieve accurate synchronization with a simple configuration.
  • FIG. 1 is a diagram for explaining the present invention
  • FIG. 2 is a block diagram of an example of the present invention.
  • FIG. 2 is a block diagram of a reproducing apparatus having a synchronizing circuit. If the above-mentioned signals are arranged in a human input device (1), the signals are supplied as N R modulated RF signals. This signal is supplied to the demodulation path 61 (2) to be a code signal of "1" "0 '" This code signal is supplied to the address signal error detection fef path (3) .
  • This signal is supplied to the internal synchronization signal source ( 6 ) to form an internal synchronization signal as shown in FIG. 1D, and this signal is supplied to the end EJ path.
  • a clock signal is formed by the synchronization signal source ( 6 ) at the timing immediately after the detection bit P as shown in FIG. 1E.
  • the clock signal from the signal source (6) is supplied to an internal i-address signal generation circuit (10) to form an address signal.
  • the address signal is extracted.
  • the extracted address signal is supplied to the internal address generation circuit ⁇ ).
  • the data signal D and the error correction code C of the signal from the parallel conversion circuit ( 8 ) are supplied to the data detection circuit (12).
  • the data signal D and the error correction code C are supplied to the random access memory (13), and the above-mentioned address signal from the switching fej path (11) is supplied to the memory (13). It is supplied, and writing is performed according to this address signal.
  • the signal in this memory (13) is corrected!
  • the error is corrected on the E EI path (14), read out at a predetermined timing,
  • the signal is converted into an analog signal by the DA conversion 11 path (15) and output to the output terminal (16).
  • an address signal A and an error detection bit P are provided immediately after the synchronization signal S.
  • the error rate can be increased by providing a high detection bit.
  • malfunction can be prevented at the time of variable speed reproduction by performing an operation in accordance with the speed by the internal address generation circuit (10) or by forming a write stop signal.

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Description

明 細 書
癸明の名称 同期回路
技術分野
本発明は、 例えば P C M復調装置に使用して好適な同期回路に 関する。
背景技術
例えばへリ カルスキャ ン形の回転へッ ドを用いて、 この回転へ ッ ド ドラムの 90度にテ一プを卷付け、 音声信号の P C Mデータを 時間軸圧縮して、 へッ ドが 90度範囲のテープに対接する期間ごと に記録するようにした装置が提案されている。
ところでこのよう な装置の場合に、 信号の時間軸が圧縮され、 冉生時間欠に取出されるために正確な同期をとることが極めて闲 難である。
一方変速再生等の特殊再生時には、 データも間欠になるため、 同期をとることはさ らに困難になる。
そこでデータ信号の所定ビッ ト数のブロ ッ クごとに同期信号と 共にァ ド レス信号を付加することが考えられた。. これによれば、 再生時ァ ド レス信号を検出して正確な同期をとることができる。
ところがこの場合にァ ド レス信号もデータ信号と同様に誤り訂 正等の対策を行う必要がある。 その場合に従来はア ド レス信号と データ信号とを一緒にして誤り訂正コ一 ドを付加していた。
しかしながらこの方法では、 ァ ドレス信号及びデータ信号の全 体に誤り訂正コ ー ドがかかっているために、 データ信号のみをィ ンター リ ーブして訂正能力を高めることができない。 あるいはィ ンター リ ーブを行うためにはァ ドレス信号も共に記憶しなければ ならず、 メ モリが大容量必要になってしまう。
またァ ドレス信号の正誤を判断するために i ブロ ッ クの全体を 見なければならず、 このためだけに 1 ブロ ック分のメ モリ が必要
OMPI
、 、 W1PO
、 になる。 さらに P C Mデータ部分が正しくても、 ア ドレス部分が 誤りの場合に 1 ブ口 ック全体が誤りになってしまう、 などの問題 があった。
明の開示
本癸明はこのような点にかんがみ、 簡単な構成で正確な同期が とれるようにするものである。
図面の簡単な説明
第 1図は本発明の説明のための図、 第 2図は本癸明の一例のブ π .ンク図である。
本発明を実施するための最良の形態
第 1図 Αは伝送される信号を示し、 Sは同期 i 号であって、 こ の同期信号 Sの後にア ドレス信号 A、 ア ドレス信号 Aの誤り検出 ビッ ト P、 データ信号 D、 データ信号 Dの誤り訂正コー ド Cが続 けられて一連の信号とされ、 この信号が順次伝送される。 なお同 期信号には、 本来デーダ f 号中に存在しない禁止バタ—ン等が用 いられる。 ·
次に第 2図は同期回路を舍む再生装置のプロ ック図であって、 人力嬙子 (1)に上述の信号が ί列えば N R Ζ変調された R F信号で供 給される。 この信号が復調 61路 (2)に供給されて " 1 " " 0 ' ' のコ ー ド信号とされる。 このコー ド信号がア ド レス信号の誤り検出 fef 路 (3)に供給される。
また入力端子 α)からの R F信号が同期信号の検出回路 ½)に供給 される。 ここで上述の禁止パター ン等をもちいることにより、 同 期信号 Sは R F信号から例えば第 1図 Βに示すように直接検出さ れる。 この同期信号 Sがア ン ド西路ほ）を通じて検出 fej路 (3)のリ セ ッ ト端子に供給される。 そしてこの検出回路 (3)にて、 ア ドレス信 号 A及び誤り検出ビッ ト Pを用いてァ ドレス信号の正誤が判別さ れ、 第 1図 Cに示すような正しいときロ ーレベルとなる偉号が形 成される。
こ の信号が内揷同期信号源 (6)に供給されて、 第 1 図 Dに示すよ うな内揷同期信号が形成され、 こ の信号がァン ド EJ路ほ）に供給さ れる。 またこの內撺同期信号源 (6)にて第 1 図 Eに示すように検出 ビッ ト Pの直後のタ イ ミ ングでク ロ ック信号が形成される。
さらに検出回路 (3)からの信号が Dフ リ ップフ 口 ップ ）の D端子 に供給され、 信号源 (6)からのク ロ ック信号がク ロ ック端子に供袷 されて、 第 1 図 Fに示すような信号が形成される。 - —方復調 fel路 (2)からのコ — ド i 号が直並列変換 [π|路 (S)に供給さ れ、 変換された信号のア ド レス信号 Αの部分がア ド レス検出回路
(9)に供給される。 また信号源 (6)からのク ロ ック信号が内 i ァ ドレ ス信号発生回路 (10)に供袷されて內揷ァ ドレス信号が形成される。
こ の検出されたァ ドレス ^号と内揷ァ ド レス { 号とが切換 H路
( 11) に供給され、 フ リ ッププ ロ ップ (7)からの信号にて口，一のと き検出 H路 (9)からのァ ドレス信号、 ハイ のとき発生 tal路 αο)からの 内揷ァ ド レス信号が取り出される。 こ の取り出されたァ ド レス信 号が内揷ァ ド レス発生回路 αο)に供給'される。
また ¾並列変換回路 (8)からの信号のデータ信号 D及び誤り訂正 コー ド Cの部分がデータ検出回路 （ 12) に供給される。 このデー タ信号 D及び誤り訂正コー ド Cがラ ンダムア ク セ スメ モ リ （ 13) に供給されると共に、 上述の切換 fej路 （ 11) からのア ド レス信号 がメ モ リ （ 13) に供給され、 このア ド レス信-号に従って書き込み が行われる。 このメ モ リ ( 13) に嘗き込まれた信号が誤り訂！ E EI 路 （ 14) にて誤り訂正され、 所定のタイ ミ ングで読み出され、
D A変換 11路 （ 15) でアナログ化されて出力端子 （ 16) に取り出 される。
こう して再生が行われるわけであるが、 この装置によれば同期 信号 S の直後にァ ド レス信号 Aと誤り検出ビ ッ ト Pが設けられ、
O PI WIPO この正誤が検出されるので、 例えば第 1図の aに示すようにデー タ信号 Dの誤り等により同期 ί言号が誤検出されても、 ァ ドレス信 号に対応する部分が誤りであることによつて排除される。 また內 厣同期信号源 (6)が設けられているので第 1図の bに示すように同 期信号 Sが誤り等により検出されなかった場合にこれが内 され さらに内揷ァ ドレス信号発生回路 αο)が設けられたとにより このァ ドレス信号 Αが内厣されて、 同期信号 S及びァ ドレス ^号 Aのみ が誤っていた場合にもデータ ί言号 Dを活用することができる。 す なわち同期信号 Sを極めて LH確に検出することができる。 ί θ またこの場合にア ドレス信号 Aの直後に誤り検出ビッ ト Pが ¾ けられているので、 り検出のためのメ モリ は極めて小容量で足 ¾ る
なお従来のァ ドレス信号の誤り検出が行われなかった場合には . 誤ったァ ド レスによって不正なァ ド レス データが言-き込まれ、
15 正しいデータが破壊されることから、 誤り率が 2倍に II化するこ とが予想された力、'、 この装蘆によれば、 ひ ビッ トの検出ビッ トを 設けることにより、 誤り率を ―
1
1 +
2 η - 1
¾ 0 の悪化に止めることができ、 例えば α = 4 として悪化は 7 %以下 とすることができる。
また変速再生時に、 内揷ァ ドレス 生回路 (10)にて速度に合せた 演算を行うか、 書込停止信号を形成するこ とにより、 変速再生時 に誤動作の防止を行う こともできる。
25

Claims

求の範囲
1. データ信号が所定ビッ ト数毎に分割され、 この分割されたデ ータ信号毎に同期信号と任意のァ ド レス信号とこ のァ ド レス信 号の誤り検出信号とが付加された信号を受けて上記データ信号 を上記ァ ドレス信号に従つてメ モ リ装置に嘗き込むようにした データ信号の同期回路であって、 上記同期信号を検出する手段 と、 上 dァ ド レス信号の誤りを検出する手段とを有する同期回 において、 さらに内 间期信号発生回路と内渖ァ ドレス信号発 生回路とを有し、 上記誤りを検出する手段により上記ァ ド レス 信号が正しいと判断されたとき上記内揮'同期信号発生回路を駆 勤するとともに上記内渖同期 号免生回路よりの内揷同期信号 により上記内揷ァ ド レス信号発生回路を駆動し、 上 ϋァ ド レス ( 号の. £誤に じて上記ァ ド レス^号と内桢ァ ド レス ^号とを 切換えて上記メ モリ装笸に供袷するよゲにしたことを特徴とす る同期 fel路。
2. 上記データ信号はアナログ ' オーディオ信号を P C M変調し たディ ジタル · データであるこ とを特徵とする上 &i 求の範囲 第 1 項記載の同期回路。
3. 上記データ信号 ヘリ カルスキャ ン形の回転へッ ドにより記
20 録再生されることを特徴とする上記請求の範囲第 2項記載の同 期回路。
4. 上記データ信号ば時間軸圧縮されて間欠的に記録再生される 上記^求の範囲第 3項記載の同期 H路。
?.5
ΟΜΡΙ
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AT84902365T ATE47240T1 (de) 1983-06-14 1984-06-13 Synchronisierungsschaltung.
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JP58106257A JPS59231713A (ja) 1983-06-14 1983-06-14 同期回路
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