JPH0727690B2

JPH0727690B2 - デジタル処理装置

Info

Publication number: JPH0727690B2
Application number: JP1167987A
Authority: JP
Inventors: 登代広橋本
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1987-01-20
Filing date: 1987-01-20
Publication date: 1995-03-29
Anticipated expiration: 2010-03-29
Also published as: JPS63179465A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、先頭側に同期信号，アドレスコード，誤り
検査コードを付加してブロツクコード化されたPCMデー
タなどのデジタルデータのデジタル変調信号を復調し、
正しいアドレスコードを有するブロツクコードのデータ
を取込んで処理するデジタル処理装置に関する。

〔従来の技術〕

従来、アナログ信号，たとえば音声信号の高密度，高品
位の記録，再生を行なう回転ヘツド式のデジタルオーデ
イオテープレコーダ（以下Ｒ−DATと称する）は、ヘッ
ドシリンダの180゜離れた位置に設けられた１対の回転
ヘツドにより、前記シリンダに90゜巻付けられて走行す
る磁気テープをヘリカルスキヤンし、記録時に、音声信
号をデジタル変換して順次に形成された８ビツトのPCM
データを、ブロツクコード化するとともに時間軸圧縮し
た後デジタル変調して磁気テープの各トラツクに順次に
記録し、再生時に、各トラツクのデジタル変調信号を順
次に再生するとともに復調、元の音声信号を再生するよ
うに構成されている。

ところで、Ｒ−DATでは各１ブロツクコードが288ビツト
の一定データ長に構成され、このとき、各１ブロツクコ
ードの288ビツトを８ビツトずつに区切つて形成される3
6のエリアにおいて、先頭のエリアがブロツクコードの
先頭を示す同期信号に割当てられ、2,3番目のエリアが
当該ブロツクコードの位置，記録状況を示すサブデータ
に割当てられ、４番目のエリアが2,3番目のエリアの誤
り検査用のパリテイ検査コードに割当てられ、５ないし
36番目のエリアが32単位のPCMデータに割当てられてい
る。

なお、３番目のエリアのサブデータには当該ブロツクコ
ードのアドレスコードが含まれている。

すなわち、各１ブロツクコードは32単位のPCMデータの
先頭側に同期信号，アドレスコード，パリテイ検査コー
ドを付加し、288ビツトの一定データ長に形成されてい
る。

また、各１ブロツクコードは、各８ビツトを10ビツトに
変換する８−10変換のデジタル変調方式によつてデジタ
ル変調され、このとき、各８ビツトは10ビツトの全パタ
ーン（2¹⁰のパターン）のうちの予め決められたパター
ンのみを用いて10ビツトに変換され、各１ブロツクコー
ドが直流分を持たない所定パターン規則のNRZI形式のデ
ジタル変調信号に変調される。

なお、磁気テープの各トラツクには、複数のブロツクコ
ードの変調信号が記録される。

そして、前述したように１対の回転ヘツドがヘツドシリ
ンダの180゜離れた位置に設けられるとともに、磁気テ
ープがヘツドシリンダに90゜巻付けられているため、再
生時には、ヘツドシリンダの各１回転（360゜）中に２
トラツクのデジタル変調信号が90゜の無再生期間をあけ
て順次にＲ−DATのデジタル処理装置に再生出力され
る。

そして、再生されたデジタル変調信号から元の音声信号
を再生するため、前記デジタル処理装置は、再生入力さ
れた各１ブロツクコードのデジタル変調信号の同期信号
を検出するとともに、同期信号の検出を基準にして種々
のタイミング制御信号を作成し、該タイミング制御信号
により、10−８変換のデジタル復調で変調信号の各10ビ
ツトを元の８ビツトに戻し、変調信号をNRZ形式の元の
１ブロツクコードに復調するとともに、復調したアドレ
スコードのパリテイ検査などの誤り検査を実行し、正し
いアドレスコードを有するブロツクコードのPCMデータ
のみをメモリ回路に取込み、かつ、取込んだPCMデータ
に種々の誤り訂正，時間軸伸長，およびアナログ変換な
どの処理を施してアナログの音声信号を再生する。

ところで、再生されたデジタル変調信号からアナログの
音声信号を忠実に再生形成するには、再生されたデジタ
ル変調信号の各１ブロツクコードから、正しいアドレス
コードを有するブロツクコードのPCMデータのみを、で
きるだけ多くメモリ回路に取込む必要がある。

一方、両回転ヘツドの再生信号にはノズル信号が混入し
易く、また、前記無再生期間の再生信号がノイズ信号に
なるため、同期信号の検出ミスおよび誤検出が生じ易
い。

そこで、特願昭61−62832号の出願の明細書および図面
には、ノイズ信号による検出ミスが生じて同期信号が検
出されなくても、２ブロツクコードの間は、検出されな
くなる直前のブロツクコードの同期信号の検出を基準に
して復調，誤り検査を実行し、復調するブロツクコード
の数を多くし、かつ、パリテイ検査とともに復調前のア
ドレスコードのパターン誤りの検査を行なつて誤り検査
を確実にし、正しいアドレスコードを有するPCMデータ
をできる限り多く取込むようにすることが記載されてい
る。

また、特開昭59−16111号公報（G11B 5/09）には、再生
されたPCMデータの入力期間のみ開くウインドゲートを
設定し、該ゲートが開いている間にのみPCMデータを取
込むことにより、ノイズ信号の影響を排除してPCMデー
タを取込むことが記載されている。

〔発明が解決しようとする問題点〕

ところで、誤検出を防止するため、同期信号の変調信号
の10ビツトのパターンは、PCMデータなどの変調信号の1
0ビツトのパターンに用いられない特定のパターンに設
定されているが、無再生期間のノイズ信号，およびノイ
ズ信号が混入した同期信号以外の信号が同期信号のパタ
ーンと同一パターンの信号になると、該同一パターンの
信号が同期信号として誤検出される。

なお、各１ブロツクコードの同期信号以降の信号による
誤検出を防止するため、同期信号を一度検出すれば、当
該ブロツクコードに対する同期信号の検出を禁止するよ
うに構成することが考えられるが、この場合は、正規の
同期信号の直前でノイズ信号による誤検出が生じると、
正規の同期信号の検出が行なえなくなる。

そして、デジタル変調信号の復調，パリテイ検査などの
処理が同期信号の検出を基準にして行なわれるため、同
期信号の直前のノイズ信号を同期信号として誤検出する
と、前記特願昭61−62832号の出願の明細書および図面
に記載されたデジタル処理装置，前記特開昭59−16111
号公報に記載された装置の場合にも、全ての処理が誤つ
たタイミングで実行され、正しい処理が行なえなくな
り、正しいアドレスコードを有するブロツクコードのPC
Mデータの取込みが行なえなくなるとともに、誤つたア
ドレスコードを有するブロツクコードのPCMデータを取
込む問題点がある。

〔問題点を解決するための手段〕

この発明は、前記の点に留意してなされたものであり、
同期信号，アドレスコード，パリテイ検査コードをデジ
タルデータの先頭側に付加して形成された一定データ長
のブロツクコードのデジタル変調信号が順次に入力さ
れ、前記同期信号の検出を基準にして各１ブロツクコー
ドの前記変調信号の復調，誤り検査を実行するとともに
復調後の前記データを取込んで処理するデジタル処理装
置において、各１ブロツクコードの前記変調信号に含まれた前記同期
信号と同一の信号を検出する毎に同期検出信号を出力す
る同期検出回路と、出力側の前記各同期検出信号それぞれを取込んで１ブロ
ツクコードの期間保持する複数の同期保持回路と、前記各同期検出信号それぞれによつてリセツトトリガさ
れ，前記各同期検出信号それぞれに同期して種々のタイ
ミング制御信号を作成する複数のタイミング制御信号作
成回路と、前記各作成回路のタイミング制御信号それぞれにもとづ
き前記変調信号を復調処理する複数の復調回路と、前記各作成回路のタイミング制御信号それぞれにもとづ
く前記アドレスコードの復調出力タイミングで前記各復
調回路の出力信号それぞれを取込み，前記データの書込
みアドレス信号を作成する複数のアドレス生成回路と、前記各作成回路のタイミング制御信号それぞれにもとづ
き前記各復調回路それぞれの入，出力信号を取込み，少
なくとも前記検査コードを用いた前記アドレスコードの
パリテイ検査を実行して正誤の判定信号を出力する正誤
判定回路と、前記各保持回路の保持信号と前記各判別信号とにもとづ
く優先順序の識別処理によりデータ取込みの選択信号を
形成して出力する選択信号出力回路と、前記選択信号にもとづき前記各アドレス信号および前記
各復調回路の出力信号を択一的に選択し，選択した復調
回路の前記データの復調タイミングの出力信号および書
込みアドレス信号をデータ取込み用のメモリ回路に出力
する信号選択回路とを備えたことを特徴とするデジタル処理装置である。

〔作用〕

したがつて、この発明によると、同期検出回路から出力
された各同期検出信号それぞれを基準にして各１ブロツ
クコードのデジタル変調信号の復調，誤り検査などが並
行して行なわれるとともに、各同期保持回路の保持信号
と各正誤判別回路の判別信号とにもとづく優先順序の識
別処理により、正規の同期信号の検出によつて得られた
同期検出信号が特定され、特定された同期検出信号を基
準にして復調されたデジタルデータがメモリ回路に書込
まれて取込まれ、同期信号の誤検出が生じても、正規の
同期信号の検出を基準にして復調された正しいアドレス
コードを有するブロツクコードのデジタルデータが確実
に取込まれる。

〔実施例〕

つぎに、この発明を、その１実施例を示した第１図およ
び第図とともに詳細に説明する。

第１図はＲ−DATのデジタル処理装置に適用し、同期保
持回路，復調回路，タイミング信号作成回路などをそれ
ぞれ２個設けた場合を示す。

そして、ヘツドシリンダの180゜離れた位置に設けられ
た１対の回転ヘツドがヘツドシリンダに90゜巻付いて走
行する磁気テープを交互にヘリカルスキヤンし、再生時
には、再生入力端子（１）に両回転ヘツドの再生信号が
間欠的に順次に入力される。

ところで、磁気テープの各トラツクには、NRZ形式の一
定データ長（288ビツト）の所定数のブロツクコード
が、８−10変換のデジタル変調により、NRZI形式のデジ
タル変調信号で記録されている。

なお、各１ブロツクコードは第２図（ａ）に示すように
288ビツトのデータ長に設定され、このとき、１ブロツ
クコードの288ビツトを８ビツトずつに区切つて形成さ
れた36のエリアは、先頭のエリアSyが同期信号に割当て
られ、2,3番目のエリアW₁,W₂がサブデータに割当てら
れ、４番目のエリアPrtがパリテイ検査コードに割当て
られ、５ないし36番目の32のエリアD₁,D₂,…,D₃₂が32単
位のPCMデータに割当てられている。

そして、各１ブロツクコードの各エリアの８ビツトは、
８−10変換のデジタル変調により、所定パターン規則の
10ビツトのデジタル変調信号に変調される。

また、入力端子（１）にはデジタル変調信号がビツトシ
リアルで順次に入力される。

そして、入力端子（１）の再生信号がNRZI−NRZ変換用
のNRZ変換器（２）に入力され、変換器（２）により、
デジタル変調信号の信号形式がNRZIからNRZに変換され
る。

さらに、変換器（２）からシリアル出力されたデジタル
変調信号がシリアル−パラレル変換器（３）に入力さ
れ、変換器（３）から同期検出回路（４）および２個の
復調回路（５），（６）のラツチ回路（７），（８）
に、デジタル変調信号が10ビツトずつ，すなわち各エリ
アずつパラレル出力される。

ところで、クロツク入力端子（９）には、デジタル変調
信号に同期した１ビツトのパルス幅の動作制御用のPLL
クロツク信号が入力される。

そして、入力端子（９）のPLLクロツク信号は、変換器
（２），（３），検出回路（４）に入力されるととも
に、２個のタイミング制御信号作成回路（10），（11）
に設けられた360進のブロツクカウンタ（12），（13）
のクロツク端子（ck）に入力され、このとき、カウンタ
（12），（13）は、クリア端子（cl）にローレベル（以
下“L"と称する）のパルスが入力されてリセツトトリガ
されない限り、PLLクロツク信号を計数し、第２図
（ｃ），（ｌ）に示すようにデジタル変調信号の１ビツ
ト毎に１ずつ変化する360進の計数データを、作成回路
（10），（11）のデコーダ（14），（15）それぞれに出
力する。

さらに、デコーダ（14）は、カウンタ（12）の計数デー
タにもとづき、出力端子（a₁），（a₂），（a₃），
（a₄），（a₅），（a₆），（a₇），（a₈），（a₉）か
ら、タイミングパルス用およびアドレス信号用の種々の
タイミング制御信号A₁,A₂,A₃,A₄,A₅,A₆,A₇,A₈,A₉を出力
する。

同様に、デコーダ（15）は、カウンタ（13）の計数デー
タにもとづき、出力端子（b₁），（b₂），（b₃），
（b₄），（b₅），（b₆），（b₇），（b₈），（b₉）か
ら、タイミングパルス，アドレス信号用の種々のタイミ
ング制御信号B₁,B₂,B₃,B₄,B₅,B₆,B₇,B₈,B₉を出力する。

なお、制御信号A₈,B₈は、エリアW₂のサブデータに含ま
れた８ビツトのアドレスコードとともに後述の書込みア
ドレス信号を形成する５ビツトの信号からなる。

また、制御信号A₁,A₂,A₃,A₄,A₅,A₆,A₇,A₉は第２図
（ｄ），（ｅ），（ｊ），（ｈ），（ｆ），（ｇ），
（ｋ），（ｉ）それぞれに示すタイミングで出力される
１ビツトの信号からなり、制御信号B₁,B₂,B₃,B₄,B₅,B₆,
B₇,B₉は同図（ｍ），（ｎ），（ｓ），（ｑ），
（ｏ），（ｐ），（ｔ），（ｒ）それぞれに示すタイミ
ングで出力される１ビツトの信号からなる。

一方、検出回路（４）は、入力された10ビツトの変調信
号のパターンが同期信号の変調信号のパターンに一致
し、同期信号と同一の信号を検出する毎に、第２図
（ｂ）に示すようにPLLクロツク信号の１パルス幅“L"
の同期検出信号を出力する。

そして、検出回路（４）の同期検出信号は、２個の同期
保持回路（16），（17）に設けられたナンドゲート（1
8），（19）および負論理のアンドゲート（20），（2
1）に入力され、ナンドゲート（18），（19）それぞれ
を介した同期検出信号は、保持回路（16），（17）に設
けられたＤ型のフリツプフロツプ（22），（23）のデー
タ端子（ｄ）に入力される。

ところで、フリツプフロツプ（22）は制御信号A₃がクリ
ア端子（cl）に入力されるとともにクロツク端子（ck）
にPLLクロツク信号が入力され、フリツプフロツプ（2
3）は制御信号B₃およびアンドゲート（20）の出力信号
が負論理のオアゲート（24）を介してクリア端子（cl）
に入力されるとともにクロツク端子（ck）にPLLクロツ
ク信号が入力される。

したがつて、フリツプフロツプ（22），（23）は、制御
信号A₃,B₃にもとづき、通常、各１ブロツクコードの同
期検出信号の出力前にリセツトトリガされる。

そして、各１ブロツクコードの変調信号にもとづき、検
出回路（４）から各１ブロツクコードの最初の同期検出
信号が出力されると、該同期検出信号にもとづき、フリ
ツプフロツプ（22）がセツトトリガされ、フリツプフロ
ツプ（22）のQ,出力出端子（ｑ），（）の出力信号
がハイレベル（以下“H"と称する），“L"それぞれに反
転し、保持回路（16）に最初の同期検出信号が取込まれ
て保持される。

なお、フリツプフロツプ（22）の出力端子（）の出
力信号が“L"になるため、ナンドゲート（18）がオフ
し、フリツプフロツプ（22）は、制御信号A₃によつてリ
セツトトリガされるまでの１ブロツクコードの期間、取
込んだ同期検出信号を保持する。

また、最初の同期検出信号が出力されたときは、フリツ
プフロツプ（22）のＱ出力端子（ｑ）の“L"の出力信号
によつてアンドゲート（20）がオンしているため、同期
検出信号がアンドゲート（20），オアゲート（24）を介
してフリツプフロツプ（23）のクリア端子（cl）に入力
され、フリツプフロツプ（23）がリセツトトリガされ、
保持回路（17）は最初の同期検出信号を取込まない。

さらに、アンドゲート（20）を介した最初の同期検出信
号は、カウンタ（12）のクリア端子（cl）および一方の
正誤判別回路を形成するパリテイ検査回路（25）のクリ
ア端子（cl）に入力され、カウンタ（12）および検査回
路（25）が最初の同期検出信号によつてリセツトトリガ
される。

そこで、デコーダ（14）からは最初の同期検出信号に同
期して１ブロツクコードの期間分の制御信号A₁〜A₉が出
力される。

すなわち、作成回路（10）は各１ブロツクコードの最初
の同期検出信号を基準にして制御信号A₁〜A₉を作成す
る。

なお、同期信号の検出が行なわれないブロツクコードに
対しては、カウンタ（12）がリセツトされないため、前
のブロツクコードの最初の同期検出信号を基準にして制
御信号A₁〜A₉が作成される。

そして、制御信号A₁にもとづき、ラツチ回路（７）が最
初の同期検出信号を基準にしたエイアSyの直後からの各
エリアW₁〜D₃₂の10ビツトを順次に取込んで10−８変換
回路（26）に出力し、変換回路（26）は、入力された10
ビツトを８ビツトに変換してエリアの変調信号を順次に
復調し、復調した各エリアの８ビツトをラツチ回路（2
7）に出力する。

さらに、制御信号A₂にもとづき、ラツチ回路（27）から
検査回路（25），一方のアドレス生成回路（28）のラツ
チ回路（29）および信号選択回路（30）のデータセレク
タ（31）に、最初の同期検出信号を基準にした各エリア
W₁〜D₃₂の復調信号が順次に出力される。

そして、検査回路（25）はアドレスコードの正誤を検査
するため、制御信号A₅にもとづき、復調回路（５）がエ
リアW₁,W₂,Prtの復調信号を出力するタイミングでラツ
チ回路（27）の出力信号を取込み、パリテイ検査コード
を用いたエリアW₁,W₂のアドレスコードを含むサブデー
タの誤り検査を実行し、制御信号A₆のタイミングで正誤
の判別信号を出力する。

なお、正誤の判別信号は、正のときに“H",誤のときに
“L"それぞれになる。

さらに、フリツプフロツプ（22）のＱ出力端子（ｑ）の
出力信号，すなわち保持回路（16）の保持信号と、検査
回路（25）の判別信号とが選択信号出力回路（32）に設
けられたアンドゲート（33）に入力され、このとき、保
持回路（16）の保持信号が同期信号の検出の有，無によ
つて“H",“L"それぞれになるため、同期信号が検出さ
れ，かつ誤り検査の結果が正になるときにのみ、アンド
ゲート（33）の出力信号が“H"になる。

そして、アンドゲート（33）の出力信号が出力回路（3
2）のナンドゲート（34）およびＤ型のフリツプフロツ
プ（35）のデータ端子（ｄ）に入力されるとともに、制
御信号A₄がナンドゲート（34）およびフリツプフロツプ
（35）のクロツク端子（ck）に入力されるため、検査回
路（25）の誤り検査の終了後、制御信号A₄にもとづき、
アンドゲート（33）の出力信号が“H"のときにのみ、第
２図（ｕ）に示すようにナンドゲート（34）の出力信号
が制御信号A₄のタイミングで瞬時“L"になるとともに、
フリツプフロツプ（35）のＱ出力端子（ｑ）の出力信号
が“H"になる。

さらに、ナンドゲート（34）の出力信号が負論理入力の
２個のオアゲート（36），（37）からなるRS型のフリツ
プフロツプ（38）の立下りセツト端子（）に入力され
るとともに、フリツプフロツプ（35）のＱ出力端子
（ｑ）の出力信号と制御信号A₉とが選択回路（30）のナ
ンドゲート（39）に入力され、ナンドゲート（34）の
“L"の出力信号によつてフリツプフロツプ（38）がセツ
トされ、フリツプフロツプ（38）から選択回路（30）の
セレクタ（31），アドレスセレクタ（40），タイミング
セレクタ（41）の選択端子（ｓ）に、第２図（ｖ）に示
すように、一方の入力端子（ａ）の選択用の“H"の信
号，すなわちデータ取込みの選択信号が出力される。

また、ラツチ回路（29）は復調回路（５）から復調出力
されたエリアW₂のアドレスコードを取込むため、制御信
号A₇にもとづき、最初の同期検出信号を基準にしてアド
レスコードが復調出力されるタイミングでラツチ回路
（27）の出力信号を取込むとともに、取込んだアドレス
コードを加算回路（42）に出力する。

さらに、加算回路（42）は、ラツチ回路（29）の８ビツ
トのアドレスコード，すなわち当該ブロツクコードのブ
ロツクアドレスを示すコードに、制御信号A₈の５ビツ
ト，すなわちエリア毎に変化するエリアアドレスのコー
ドを付加して書込みアドレス信号を生成し、該アドレス
信号をセレクタ（40）に出力する。

一方、最初の同期検出信号によつてフリツプフロツプ
（22）のＱ出力端子（ｑ）の出力信号が“H"になり、ア
ンドゲート（20）がオフした後、１ブロツクコードの期
間より短い期間内に、検出回路（４）からつぎの同期検
出信号が出力されると、該同期検出信号がナンドゲート
（19）を介してフリツプフロツプ（23）のデータ端子
（ｄ）に入力されるとともに、アンドゲート（21）を介
してカウンタ（13）のクリア端子（cl）および他方の正
誤判別回路を形成するパリテイ検査回路（43）のクリア
端子（cl）に入力される。

したがつて、フリツプフロツプ（23）は２番目の同期検
出信号によつてセツトトリがされ、このとき、フリツプ
フロツプ（23）のQ,出力端子（ｑ），（）の出力信
号が“H",“L"それぞれに反転してナンドゲート（19）
およびアンドゲート（21）がオフするため、保持回路
（17）に２番目の同期検出信号が取込まれるとともに、
制御信号B₃によつてリセツトトリガされるまでの１ブロ
ツクコードの期間、保持回路（17）は２番目の同期検出
信号を保持してフリツプフロツプ（23）のＱ出力端子
（ｑ）から“H"の信号を出力する。

また、アンドゲート（21）を介した２番目の同期検出信
号によつてカウンタ（13）がリセツトトリガされるた
め、デコーダ（15）からは当該２番目の同期検出信号に
同期して１ブロツクコードの期間分の制御信号B₁〜B₉が
出力される。

すなわち、作成回路（11）は各１ブロツクコードの２番
目の同期検出信号を基準にして制御信号B₁〜B₉を作成す
る。

なお、同期信号の検出が１回以下しか行なわれないブロ
ツクコードに対しては、カウンタ（13）がリセツトトリ
ガされないため、前のブロツクコードの２番目の同期検
出信号を基準にして制御信号B₁〜B₉が作成される。

そして、制御信号B₁にもとづき、ラツチ回路（８）が２
番目の同期信号の検出を基準にしたエリアSyの直後から
の各エリアW₁〜D₃₂の10ビツトを順次に取込んで10−８
変換回路（44）に出力し、変換回路（44）は、入力され
た10ビツトを８ビツトに変換して各エリアの変調信号を
順次に復調し、復調した各エリアの８ビツトをラツチ回
路（45）に出力する。

さらに、制御信号B₂にもとづき、ラツチ回路（45）から
検査回路（43），他方のアドレス生成回路（46）のラツ
チ回路（47）およびセレクタ（31）に、２番目の同期検
出信号を基準にした各エリアW₁〜D₃₂の復調信号が順次
に出力される。

また、検査回路（43）は、制御信号B₅,B₆にもとづき、
検査回路（25）と同様に動作し、制御信号B₆のタイミン
グで正誤の判別信号を出力する。

そして、フリツプフロツプ（23）のＱ出力端子（ｑ）の
出力信号，すなわち保持回路（16）の保持信号と、検査
回路（43）の判別信号とが出力回路（32）に設けられた
アンドゲート（48）に入力され、このとき、保持回路
（17）の保持信号が２番目の同期信号の検出の有，無に
よつて“H",“L"それぞれになるため、２番目の同期信
号が検出され，かつ誤り検査の結果が正になるときにの
み、アンドゲート（48）の出力信号が“H"になる。

さらに、アンドゲート（48）の出力信号がナンドゲート
（49）およびＤ型のフリツプフロツプ（50）のデータ端
子（ｄ）に入力されるとともに、制御信号B₄がナンドゲ
ート（49）およびフリツプフロツプ（50）のクロツク端
子（ck）に入力されるため、検査回路（43）の誤り検査
の終了後、制御信号B₄にもとづき、アンドゲート（48）
の出力信号が“H"のときにのみ、ナンドゲート（49）の
出力信号が第２図（ｗ）に示すように制御信号B₄のタイ
ミングで瞬時“L"になるとともに、フリツプフロツプ
（50）のＱ出力端子（ｑ）の出力信号が“H"に反転す
る。

そして、ナンドゲート（49）の出力信号がフリツプフロ
ツプ（38）の立下りリセット端子（）に入力されると
ともに、フリツプフロツプ（50）のＱ出力端子（ｑ）の
出力信号と制御信号B₉とが選択回路（30）のナンドゲー
ト（51）に入力される。

ところで、検査回路（43）の検査が検査回路（25）の検
査より遅れて終了するため、ナンドゲート（49）の出力
信号は、ナンドゲート（34）の出力信号より遅れて“L"
になる。

そして、ナンドゲート（49）の出力信号が“L"になる
と、フリツプフロツプ（38）はリセツトされて出力信号
が第２図（ｖ）に示すように、各セレクタ（31），（4
0），（41）の他方の入力端子（ｂ）の選択用の“L"の
信号に反転する。

また、ラツチ回路（47）は復調回路（６）から復調出力
されたエリアW₂のアドレスコードを取込むため、制御信
号B₇にもとづき、２番目の同期検出信号を基準にしてア
ドレスコードが復調出力されるタイミングでラツチ回路
（45）の出力信号を取込むとともに、取込んだアドレス
コードを加算回路（52）に出力する。

そして、加算回路（52）は、ラツチ回路（47）の８ビツ
トのアドレスコード，すなわちブロツクアドレスのコー
ドに、制御信号B₈の５ビツト，すなわちエリアアドレス
のコードを付加して書込みアドレス信号を生成し、該ア
ドレス信号をセレクタ（40）に出力する。

ところで、ラツチ回路（27），（45）の出力信号がセレ
クタ（31）の入力端子（ａ），（ｂ）それぞれに入力さ
れるとともに、加算回路（42），（52）の書込みアドレ
ス信号がセレクタ（40）の入力端子（ａ），（ｂ）それ
ぞれに入力され、かつ、ナンドゲート（39），（51）の
出力信号がセレクタ（41）の入力端子（ａ），（ｂ）そ
れぞれに入力される。

そして、フリツプフロツプ（38）の出力信号が“H"にな
るときは、セレクタ（31），（40），（41）の入力端子
（ａ）の信号が選択され、逆に、フリツプフロツプ（3
8）の出力信号が“L"になるときは、セレクタ（31），
（40），（41）の入力端子（ｂ）の信号が選択される。

また、フリツプフロツプ（38）の出力信号が“H"になる
ときは、フリツプフロツプ（35）のＱ出力端子（ｑ）の
“H"の出力信号によつてナンドゲート（39）がオンし、
制御信号A₉がセレクタ（41）の入力端子（ａ）に入力さ
れ、フリツプフロツプ（38）の出力信号が“L"になると
きは、フリツプフロツプ（50）の“H"の出力信号によつ
てナンドゲート（51）がオンし、制御信号B₉がセレクタ
（42）の入力端子（ｂ）に入力される。

したがつて、最初の同期信号が検出されると、該検出を
基準にした誤り検査の結果が正であれば、セレクタ（3
1），（40）により、当該検出を基準にしてラツチ回路
（27）から出力されたエリアD₁〜D₃₂のPCMデータおよび
生成回路（28）の書込みアドレス信号が優先的に選択さ
れ、このとき、ナンドゲート（39），セレクタ（41）を
介した制御信号A₉が入力バツフア（53）に入力され、制
御信号A₉の制御にもとづき、ラツチ回路（27）から出力
されたエリアD₁〜D₃₂のPCMデータと生成回路（28）の書
込みアドレス信号がエリア毎にメモリ回路（54）に入力
され、最初の同期信号の検出を基準にして復調された各
１ブロツクコードのPCMデータがメモリ回路（54）に書
込まれて取込まれる。

一方、２番目の同期信号が検出されたときは、最初の同
期信号の検出を基準にした誤り検査の結果が誤，かつ２
番目の同期信号の検出を基準にした誤り検査の結果が正
のときにのみ、セレクタ（31），（40）により、２番目
の同期信号の検出を基準にしてラツチ回路（45）から出
力されたエリアD₁〜D₃₂のPCMデータおよび生成回路（4
6）の書込みアドレス信号が選択され、このとき、ナン
ドゲート（51），セレクタ（41）を介した制御信号B₉が
入力バツフア（55）に入力され、制御信号B₉の制御にも
とづき、ラツチ回路（45）から出力されたエリアD₁〜D
₃₂のPCMデータと生成回路（46）の書込みアドレス信号
がエリア毎にメモリ回路（54）に入力され、２番目の同
期信号の検出を基準にして復調された各１ブロツクコー
ドのPCMデータがメモリ回路（54）に書込まれて取込ま
れる。

なお、メモリ回路（54）に取込まれた各１ブロツクコー
ドのPCMデータは、たとえば、１トラツク分の変調信号
の入力終了からつぎの１トラツク分の変調信号の入力開
始までの間に図示省略された再生処理回路に読出され、
種々の誤り訂正，時間軸伸長およびアナログ変換などの
処理が施され、アナログの音声信号に変換される。

すなわち、第１図の場合は、各１ブロツクコードの期間
に同期信号の誤検出が発生し、検出回路（４）による同
期信号の検出が２回，すなわち正規の同期信号の検出時
および誤検出時に行なわれると、検出回路（４）から出
力された最初の同期検出信号および２番目の同期検出信
号それぞれを基準にして作成回路（10），（11）が制御
信号A₁〜A₉,B₁〜B₉それぞれを形成するとともに、保持
回路（16），（17）が最初の同期検出信号および２番目
の同期検出信号それぞれを取込んで保持する。

さらに、作成回路（10）の制御信号A₁〜A₉にもとづき、
復調回路（５），検査回路（25），生成回路（28）が、
最初の同期検出信号を基準にして変調信号の復調，復調
されたアドレスコードのパリテイ検査，書込みアドレス
信号の生成を実行し、かつ、作成回路（11）の制御信号
B₁〜B₉にもとづき、復調回路（６），検査回路（43），
生成回路（46）が、２番目の同期検出信号を基準にして
変調信号の復調，復調されたアドレスコードのパリテイ
検査，書込みアドレス信号の生成を実行する。

そして、保持回路（16），（17）の出力信号，すなわち
同期検出信号の有無を示す信号と、検査回路（25），
（47）の正誤の判別信号，すなわち正誤の判別結果を示
す信号とが出力回路（32）に入力される。

さらに、出力回路（32）は、保持回路（16），（17）の
出力信号と検査回路（25），（43）の判別信号にもとづ
き、最初の同期検出信号と２番目の同期検出信号のいず
れが正規の同期信号の検出信号であるかを識別するた
め、予め設定された優先順序の識別処理を実行し、該識
別処理の結果にもとづいてデータ取込み用の選択信号を
形成する。

すなわち、最初の同期検出信号があり、かつ、該同期検
出信号を基準にしたパリテイ検査結果が正であれば、出
力回路（32）は、２番目の同期検出信号があつても、最
初の同期検出信号を正規の同期検出信号であるとみなし
て検出し、復調回路（５）によつて復調されたPCMデー
タの取込み用の選択信号を優先的に形成する。

また、最初の同期検出信号を基準にしたパリテイ検査結
果が誤であれば、２番目の同期検出信号があり、かつ、
該同期検出信号を基準にしたパリテイ検査結果が正のと
きにのみ、出力回路（32）は、２番目の同期検出信号を
正規の同期信号の検出信号とみなし、復調回路（６）に
よつて復調されたPCMデータの取込み用の選択信号を形
成する。

なお、最初の同期検出信号を基準にしたパリテイ検査結
果が正になり、かつ、２番目の同期検出信号を基準にし
たパリテイ検査の結果も正になつたときには、最初の同
期検出信号を正規の同期信号の検出信号とみなすことが
種々の点で好都合であるため、最初の同期検出信号を正
規の同期信号の検出信号とみなして検出するように優先
順序が設定されている。

そして、出力回路（32）によつて形成された選択信号に
もとづき、選択回路（30）が、検出された正規の同期検
出信号を基準にした復調回路（５）または（６）の出力
信号および作成回路（28）または（46）の書込みアドレ
ス信号を、制御信号A₉またはB₉にしたがつてメモリ回路
（54）に出力し、メモリ回路（54）に復調回路（５）ま
たは（６）のPCMデータを書込んで取込む。

したがつて、ノイズ信号の影響によつて同期信号の誤検
出が生じ、正規の同期信号の検出前または後に同期検出
信号が検出回路（４）から出力されても、正規の同期信
号の検出を基準にして復調された正しいアドレスコード
を有するブロツクコードのPCMデータがメモリ回路（5
4）に取込まれ、同期信号の誤検出の影響を排除して正
しいアドレスコードを有するブロツクコードのPCMデー
タのみをメモリ回路（54）に確実に取込むことができ
る。

なお、同期信号が検出されないブロツクコードに対して
は、カウンタ（12），（13）がリセツトトリガされず、
かつ、フリツプフロツプ（38）が以前の選択信号を保持
するため、当該ブロツクコードの前のブロツクコードの
同期信号の検出を基準にしてPCMデータが取込まれ、磁
気テープの傷などによつて同期信号が欠落したときなど
にも、PCMデータを取込むことができる。

ところで、前記実施例では、アドレスコードのパリテイ
検査のみによつてアドレスコードを含むデータの誤り検
査を実行したが、たとえば、パリテイ検査と復調前のア
ドレスコードのパターン誤りの検査とによつて誤り検査
を実行してもよく、この場合は、各正誤判別回路を、各
復調回路それぞれから復調出力されたエリアW₁,W₂,Prt
の信号を取込んでパリテイ検査を実行するパリティ検査
回路と、各復調回路それぞれに入力されるアドレスコー
ドの変調信号を取込んで正規の変調信号パターンに一致
するか否かを判別するパターン誤りの検査回路と、両検
査回路の検査結果の組合せにもとづいて正誤の判別信号
を出力する判別信号出力回路とによつて形成すればよ
い。

また、前記実施例では、各１ブロツクコードの期間に出
力された２つの同期検出信号に対して処理を行なうた
め、同期保持回路，復調回路などをそれぞれ２個設けた
が、３つ以上の同期検出信号に対して処理を行なう場合
は、同期保持回路，復調回路などを３個以上設け、か
つ、正規の同期信号の検出が最も良好に識別できるよう
に、実験などによつて優先順序を決定すればよい。

さらに、前記実施例ではＲ−DATに適用し、各１ブロツ
クコードのフオーマツトが第２図（ａ）のフオーマツト
に設定された場合について説明したが、各１ブロツクコ
ードのフオーマツトが、データの先頭側に同期信号，ア
ドレスコード，パリテイ検査コードを付加した種々のフ
オーマツトの場合に適用できるのは勿論であり、かつ、
データが音声信号のPCMデータ以外のデータの場合およ
び、デジタル変調方式が実施例と異る場合に適用できる
のも勿論である。

〔発明の効果〕

以上のように、この発明のデジタル処理装置によると、
同期検出回路から出力された各同期検出信号それぞれを
基準にして各１ブロツクコードのデジタル変調信号の復
調，誤り検査などが並行して行なわれるとともに、各同
期保持回路の保持信号と各正誤判別回路の判別信号とに
もとづく優先順序の識別処理により、正規の同期信号の
検出によつて得られた同期検出信号が特定され、特定さ
れた同期検出信号を基準にして復調されたデジタルデー
タがメモリ回路に書込まれて取込まれるため、同期信号
の誤検出により、正規の同期信号の検出前，後に同期検
出信号が出力されても、正規の同期信号の検出を基準に
して復調された正しいアドレスコードを有するブロツク
コードのデジタルデータを確実に取込むことができるも
のである。

【図面の簡単な説明】

第１図はこの発明のデジタル処理装置の１実施例のブロ
ツク図、第２図（ａ）〜（ｗ）は第１図の動作説明用の
タイミングチヤートである。（１）……再生入力端子、（２）……NRZ変換器、
（３）……シリアル−パラレル変換器、（４）……同期
検出回路、（５），（６）……復調回路、（９）……ク
ロツク入力端子、（10），（11）……タイミング制御信
号作成回路、（16），（17）……同期保持回路、（2
8），（46）……アドレス生成回路、（30）……信号選
択回路、（32）……選択信号出力回路、（54）……メモ
リ回路。

Claims

【特許請求の範囲】

【請求項１】同期信号，アドレスコード，パリテイ検査
コードをデジタルデータの先頭側に付加して形成された
一定データ長のブロツクコードのデジタル変調信号が順
次に入力され、前記同期信号の検出を基準にして各１ブ
ロツクコードの前記変調信号の復調，誤り検査を実行す
るとともに復調後の前記データを取込んで処理するデジ
タル処理装置において、各１ブロツクコードの前記変調信号に含まれた前記同期
信号と同一の信号を検出する毎に同期検出信号を出力す
る同期検出回路と、出力順の前記各同期検出信号それぞれを取込んで１ブロ
ツクコードの期間保持する複数の同期保持回路と、前記各同期検出信号それぞれによつてリセツトトリガさ
れ，前記各同期検出信号それぞれに同期して種々のタイ
ミング制御信号を作成する複数のタイミング制御信号作
成回路と、前記各作成回路のタイミング制御信号それぞれにもとづ
き前記変調信号を復調処理する複数の復調回路と、前記各作成回路のタイミング制御信号それぞれにもとづ
く前記アドレスコードの復調出力タイミングで前記各復
調回路の出力信号そぞれを取込み，前記データの書込み
アドレス信号を作成する複数のアドレス生成回路と、前記各作成回路のタイミング制御信号それぞれにもとづ
き前記各復調回路それぞれの入，出力信号を取込み，少
なくとも前記検査コードを用いた前記アドレスコードの
パリテイ検査を実行して正誤の判定信号を出力する正誤
判別回路と、前記各保持回路の保持信号と前記各判別信号とにもとづ
く優先順序の識別処理によりデータ取込みの選択信号を
形成して出力する選択信号出力回路と、前記選択信号にもとづき前記各アドレス信号および前記
各復調回路の出力信号を択一的に選択し，選択した復調
回路の前記データの復調タイミングの出力信号および書
込みアドレス信号をデータ取込み用のメモリ回路に出力
する信号選択回路とを備えたことを特徴とするデジタル処理装置。