JPS62219375A - デジタル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、たとえば音声信号のＰＣＭデータをデジタ
ル変調して記録、再生するデジタル記録再生装置の再生
ブロックなどに設けられ、先頭に同期信号を有するとと
もに同期信号以降にアドレスコード、誤り検査コードお
よび１つまたは複数の単位データを有するブロックコー
ドそれぞれのアドレスコードの正誤を判別するとともに
、該判別にもとづき復調した各ブロックコードの各単位
データのメモリ格納などの処理を行なうデジタル処理装
置に関する。

〔従来の技術〕 従来、音声信号の高密度、高品位の記録、再生を行なう
ため、アナログの音声信号をＰＣＭデータにデジタル変
換して磁気テープなどの記録媒体に記録することが考案
されている。

そして、ＰＣＭデータを磁気テープに記録する磁気記録
再生装置としては、家庭用のＶＨ３，ベータ（５）方式
のビデオテープレコーダ、８ミリビデオテープレコーダ
を利用するものおよび、回転ヘッド、固定ヘッドによっ
て前記ＰＣＭデータの専用の記録、再生を行なう回転ヘ
ッド式、固定ヘッド式のデジタルオーディオテープレコ
ーダが考案されている。

ところで、回転ヘッド式のデジタルオーディオテープレ
コーダ（以下Ｒ−ＤＡＴと称する）は、その詳細な構成
が発明されておらず、現在、ヘッドシリンダの１８０離
れた位置に設けられた１対の回転ヘッドにより、前記シ
リンダに９０　巻付けられて走行する磁気テープをヘリ
カルスキャンし、記録時に、ＮＲＺ形式の一定データ長
の後述の各１ブロツクコードを時間軸圧縮するとともに
デジタル変調して形成されたデジタル変調信号を、磁気
テープの各トランクに順次に記録し、再生時に、各トラ
ンクの前記デジタル変調信号を順次に再生して元のアナ
ログの音声信号を再生形成することが提案されている。

なお・各１ブロツクコードはたとえ１ｉ２８８ヒツトの
データ長に構成することが考えられており、この場合、
前記２８８ビツトを８ビツトずつに区切って形成される
３６の単位領域は、先頭の単位領域Ｓｙがブロックの先
頭を示す同期信号に割当てられるとともに、２番目、３
番目の単位領域Ｗｌ　、Ｗ２がそれぞれＰＣＭデータ以
外のサブデータに割当てられ、かつ４番目の単位領域Ｐ
ｒｔがパリティ検査コードに割当てられるとともに、５
番目ないし３６番目の単位領域ＤＩ、Ｄ２．・・・、Ｄ
３２がそれぞれ単位データすなわち単位量のＰＣＭデー
タに割当てられ、３番目の単位領域Ｗ２のサブデータに
ブロックコードの記録位置を示すアドレスコードが含ま
れる。

また、各１ブロツクコードのデジタル変調は、たとえば
特開昭５９−１７１２４１号公報に記載されているデジ
タル変調方式、すなわち８ビツトを１０ビツトに変換す
る５−ｉｏ変換のデジタル変調方式によって行なうこと
が考えられており、この場合１ブロツクの各８ビツトの
単位領域のビットパターンは、１０ビツトが形成する２
のパターンのうちの予め決められた個数のパターンのい
ずれかになり、各１ブロツクコードは、直流分を持たな
いようにする所定パターン規則のＮＲＺＩ形式のデジタ
ル変調信号にデジタル変調される。

さらに、磁気テープの各トラックには、所定数のブロッ
クコードが順次に記録される。

そして、前述したように１対の回転ヘッドがヘッドシリ
ンダの１８０　離れた位置に設けられるとともに、磁気
テープがヘッドシリンダに９０巻付けされているため、
再生時には、ヘッドシリンダの１とき各トラックのデジ
タル変調信号は９０の無再生期間をあけて間欠的に再生
出力される。

一方、再生された各１ブロツクコードのデジタル変調信
号から元のアナログの音声信号を再生形成するため、各
トラックから再生された各１ブロツクコードのデジタル
変調信号を、いわゆる１０−８変換のデジタル復調によ
り、順次にＮＲＺ形式の元の１ブロツクコードに戻すと
ともに、各１ブロツクコードが有するアドレスコードに
したがって、復調された各１ブロツクコードの各ＰＣＭ
データをメモリに格納し、つぎのトラックが再生される
までの前記無再生期間に、格納した各ブロックコードの
ＰＣＭデータに種々の誤り訂正を施すとともに時間軸伸
長およびアナログ変換を施してアナログの音声信号を再
生形成することが考えられている。

ところで、両回転ヘッドの再生信号には、一般に、記録
、再生によるノイズ成分が混入し易く、とくに、前記無
再生期間の再生信号は、ノイズ成分のみの信号になる。

そして、再生されたデジタル変調信号からアナログの音
声信号を忠実に再生形成するには、再生されたデジタル
変調信号の各１ブロツクコードから、正しいアドレスコ
ードを有するブロックコードのＰＣＭデータのみを、で
きるだけ多く抽出してメモリに格納する必要がある。

一方、アドレスコードの正誤の判別は、通常、パリティ
検査コードを用いたパリティ検査によって行なわれる。

また、回転ヘッドによって再生されたＰＣＭデータをメ
モリに格納する場合、たとえば特開昭５９−１６１１１
号公報には、再生されたＰＣＭデータの入力期間のみ開
くウィンドを設定し、該ウィンドが開いている間にのみ
ＰＣＭデータをメモリに格納することにより、ノイズ成
分などの影響を極力排除してＰＣＭデータをメモリ格納
することが記載されている。

そして、前記特開昭５９−１６１１１号公報の場合も、
ウィンドを設定するためのアドレスコードの検出は、パ
リティ検査にもとづくアドレスコードの正誤の判別によ
って行なわれる。

〔発明が解決しようとする問題点〕

ところで、前述のようにパリティ検査コードを用いたア
ドレスコードの誤り検査のみを行なった場合、検査誤り
などによってアドレスコードの正誤の判別に誤りが生じ
易く、正しいアドレスコードを有するブロックコードの
ＰＣＭデータのみをメモリに格納することが困難になる
。

また、パリティ検査およびウィンドの設定を行なうには
、各１ブロツクコードの入力タイミングを、たとえば先
頭の同期信号によって正確に検出する必要があり、たと
えば欠落、誤検出などによって同期信号の検出ミスが生
じると、同期信号以降のデータが正しくても、アドレス
コードの正誤の判別およびウィンドの設定が困難になり
、ＰＣＭデータをメモリに格納することができなくなる
。

なお、磁気テープの走行を高速にし高速再生する場合、
両回転ヘッドのスキャンによって複数のトラックが斜め
に横切って再生され、ブロックコードが不連続に再生さ
れるため、前述のようにウィンドを設定してＰＣＭデー
タをメモリに格納する手法では、アドレスコードが不連
続になってウィンドの設定が困難になり、この場合も、
ＰＣＭデータをメモリに格納することが不可能になる。

すなわち、Ｒ−ＤＡＴの場合、アナログの音声信号の良
好な再生形成を行なうため、再生されたデジタル変調信
号を復調して形成された各１ブロツクコードのうち、正
しいアト−レスコードを有スルものをできるだけ多くメ
モリに格納する処理が必要になるが、そのための構成は
発明されておらず、たとえば前述のようにパリティ検査
のみによって各１ブロツクコードのアドレスコードの正
誤の判別を行なえば、アドレスコードの判別が不確実に
なり、誤ったアドレスコードを有するブロックコードの
ＰＣＭデータがメモリに格納される恐れがあるとともに
、正しいアドレスコードを有するブロックコードのＰＣ
Ｍデータがメモリに格納されない恐れがある。

そして、この発明は、Ｒ−ＤＡＴの各１ブロツクコード
のデジタル変調（言号のように、先頭に同期信号を有す
るとともに同期信号以降にアドレスコード、パリティ検
査コードおよび１つまたは複数の単位データを有する一
定データ長のブロックコードをデジタル変調して形成さ
れたデジタル変調信号を翫復調して処理する際に、デジ
タル変調信号から復調された各１ブロツクコードのアド
レスコードの正誤を、ノイズ成分の混入、同期信号の欠
落および検出ミスなどによらず、確実に判別し、たとえ
ば正しいアドレスコードを有する多数のプロ、クコード
の単位データのメモリ格納カ行すえるようにすることを
技術的課題とする。

〔発明が解決しようとする問題点〕

この発明は、前記の点に留意してなされたものであり、
先頭に同期信号を有するとともに該同期信号以降にアド
レスコード、パリティ検査コードおよび１つまたは複数
の単位データを有する一定データ長のブロックコードを
デジタル変調して形成された所定パターン規則のデジタ
ル変調信号が順次に入力され、各ブロックコードの前記
アドレスコードの正誤を判別するとともに該判別にもと
づき復調した各ブロックコードを処理するデジタル処理
装置において、前記変調信号が入力され。

変調された各ブロックコードの前記同期信号の有無を検
出する同期検出回路と、該同期検出回路の前記同期信号
の有検出信号をリセットクリアされるまで保持して出力
する第１同期検出保持手段と、前記同期検出回路の検出
が終了する毎に前記第１同期検出保持手段の出力信号を
ラッチし、前記有検出信号を２つ後のブロックコードの
前記出力信号のラッチタイミングまで遅延保持して出力
する第２同期検出保持手段と、前記変調信号が入力され
、各ブロックコードの前記アドレスコードを、有する所
定領域のパターン誤りを検出するパターン誤り検出手段
と、前記変調信号を復調し、復調された各ブロックコー
ドを順次に出力する復調手段と、復調された各ブロック
コードの前記所定領域を前記パリティ検査コードを用い
てパリティ検査するパリティ検査手段と、各ブロックコ
ードの前記第２同期検出保持手段のランチおよび前記パ
ターン誤り検出手段、前記パリティ検査手段の検出、検
査が終了する毎に前記第２同期検出保持手段および前記
パターン誤り検出手段、前記パリティ検査手段の出力信
号にもとづいて前記アドレスコードの正誤を判別し、パ
ターン誤りおよびパリティ誤りが検出されず前記有検出
信号が入力されるときにのみ前記アドレスコードの正判
別信号を生成するとともに、該正判別信号をっぎのブロ
ックコードの前記アドレスコードの正誤の判別まで保持
して出力する判別処理手段と、前記同期検出回路によっ
て前記同期信号が検出されないときにＬつ前のブロック
コードに対して前記正判別信号が出力されていなければ
前記ランチタイミングの後に前記第１同期検出保持手段
をリセットクリアするリセットクリア手段とを備えたこ
とを特徴とするデジタル処理装置である。

〔作用〕

したがって、デジタル変調信号から復調された各１ブロ
ツクコードのアドレスコードの正誤の判別が、同期信号
の有無の検出および、アドレスコードを有する所定領域
のパターン誤りの検出、パリティ検査にもとづいて行な
われ、パリティ検査のみによって行なう場合より著しく
確実に正誤が判別され、このとき、第１．第２同期検出
保持手段の動作によって有検出信号が２ブロツクコード
の処理期間保持されるため、たとえば同期信号の欠ｇ、
検出ミスが生じても、パターン誤りの検出、パリティ検
査にもとづき、アドレスコードの正誤の判別が行なわれ
る。

【実施例〕

つぎに、この発明を、その１実施例を示した第１図ない
し第４図とともに詳細に説明する。

第１図はＲ−ＤＡＴの再生ブロックに設ける場合を示し
、ヘッドシリンダの１８０離れた位置に設けられた１対
の回１伝ヘッドが、ヘッドシリンダに９０’巻付いて走
行する磁気テープを交互にへりカルスキャンすることに
より、再生入力端子（１）に両回転ヘッドの再生信号が
順次に入力される。

そして、磁気テープの各トラックに、前述したようにＮ
ＲＺ形式の一定データ長の所定数のブロックコードをデ
ジタル変調して形成されたＮＲＺＩ形式のデジタル変調
信号が記録されているため、入力端子（１）にデジタル
変調信号がビットシリアルで間欠的に入力され、このと
き各１ブロツクコードが２８８ビツトによって構成され
るとともに、該２８８ビットを８ビツトずつに区切って
形成されｔこ３６の単位領域は、第２図（ａ）に示すよ
う（こ先頭の領域ｓｙが同期信号に割当てられるととも
に、２．３番目の領域Ｗ＋　、　Ｗ２がそれぞれサブデ
ータに割当てられ、かつ４番目の領域Ｐｒｔが７で１ノ
テイ検査コードに割当てられるとともに、５なし）し３
６番の領域Ｄ　１　ｅ　Ｄ　２　Ｇ・・・、Ｄ３２がそ
れぞれ単位データ、すなわち単位量のＰＣＭデータ（こ
割当てられている。

また、各１ブロツクコードの各単位領域の８ビツトは、
８−１０変換のデジタル変調により、つぎの表の５種類
のビットノ（ターンＰ１゜Ｐ２　、　Ｐｇ　、　Ｐ４　
、　Ｐ５以外の１０ビツトのビ゛ットパターンのずれか
に変換され、該変換（こより、各１ブロツクコードが所
定パターン規則のデジタル変調信号にデジタル変調され
る。なお、表中のＸ印は１，０のいずれでもよ０ことを
示し、ＭＳＢ　、　ＬＳＢは最上位、最下位のビットそ
れぞれを示す。

一９方、クロック入力端子（２）には、デジタル変調信
号に同期した動作制御用のＰＬＬクロック信号が入力さ
れる。

そして、入力端子（１）の再生信号がＮＲＺ　Ｉ　−Ｎ
ＲＺ変換用のＮＲＺ変換器（３）に入力され、変換器（
３）により、デジタル変調信号の信号形式がＮＲＺＩか
らＮＲＺに変換される。

さらに、変換器（３）からシリアル出力されたデジタル
変調信号がシリアル−パラレル変換器（４）に入力され
、変換器（４）からラッチ回路（５）および同期検出回
路（６）に、デジタル変調信号が１０ビツトずつ。

すなわち各単位領域ずつパラレル出力される。

なお、図中の［相］は１０ビツトパラレルであることを
示し、同様に＠、■、■、■は１２，８，７．５ビツト
パラレルであることを示す。

一方、入力端子（２）のクロック信号は、変換回路（３
）　＃　（４）　Ｉ検出回路（６）とともに３６０進カ
ウンタ（７）のクロック端子に入力され、カウンタ（７
）から後述の種々のゲートパルス作成用のデコーダ（８
）に、第２図（ｂ）に示すようにデジタル変調信号の１
ピント毎に計数値が変化する計数データが出力される。

そして、デコーダ（８）は、入力された計数データにも
とづき、ゲートパルス出力端子（ｇｔ）ｔ（ｇ２）　＊
（ｇａ）　＊　（ｇ４）ｔ　（ｇ５）＋　（ｇａ）　＊
（ｇ７）　ｊ　（ｇａ）　＊　（ｇ’＋）、　（ｇｌｏ
）ｓ（ｇｏ）から、同期検出用のゲートパルスＧ１．リ
セット用のゲートパルスＧ２　、Ｇ３．Ｃａｒ４．クロ
ック用のゲートパルスＧ５　、Ｇ８．Ｇ９．ラッチ用の
ゲートパルスＧ６．Ｇ７．ＧＩＯおよび、イネーブル用
のゲートパルスＧ１１それぞれを出力するとともに、ア
ドレス出力端子（ａ）から、後述のメモリ書込み用の１
２ビツトのアドレスコードＡａの一部を形成する５ビツ
トのアドレスコードＡｂを出力する。

ところで、検出回路（６）は入力された各ブロックコー
ドのデジタル変調信号から、変調された各ブロックコー
ドの同期信号の有無を検出するために設けられ、同期信
号のデジタル変調信号を検出したときに、第２図（Ｃ）
に示すように１ビツトのパルス幅すなわち１クロック信
号のパルス幅のローレベル（以下りと称する）の有検出
信号を出力する。

そして、検出回路（６）の有検出信号が、インバータ（
９）、ローアクティブのアンドゲート００および、第１
同期検出保持手段を形成するフリップフロップ０１）の
クロック端子に入力され、このときフリップフロップｔ
Ｕ＋が有検出信号をクロック信号として動作し、フリッ
プフロップ［１）のＱ出力端子（ｑ）がハイレベル（以
下Ｈと称する）になり、フリップフロップ（１１）に、
有検出信号がＨに反転して保持される。

なお、図中の（十Ｂ）は正直端子を示し、フリ、ツブフ
ロップ（１１１のデータ入力端子（ｄ）が正電源端子（
十Ｂ）に接続されているため、検出回路（６）の有検出
信号により、フリップフロップ（１１）のＱ出力端子（
Ｑ）がＨになる。

また、インバータ（９）によってＨに反転された有検出
信号がナントゲート（１２）に入力されるとともに、フ
リップフロップ！Ｊ１）のＱ出力端子（ｑ）の出力信号
およびデコーダ（８）のゲートパルスＧ１もナントゲー
トｆ１２］に入力される。

そして、ゲートパルスＧ１は第２図１）に示すように、
各１ブロツクコードの同期信号の検出によって検出回路
（６）から有検出信号が出力される期間より少し広いパ
ルス幅τのＨの単一のパルスからなり、デジタル変調信
号とクロック信号とのタイミングずれなどが生じたとき
にも、各１ブロツクコードの同期信号の検出にもとづく
正規の有検出信号のみを抽出するために形成されている
。

すなわち、両回転ヘッドの再生信号に混入したノイズ成
分などにもとづき、検出回路（６）は、各１ブロツクコ
ードの同期信号の領域Ｓｙ以外の領域のデジタル変調信
号が入力されているときおよび、デジタル変調信号のな
いときにも、有検出信号を誤出力する恐れがある。

そこで、ゲートパルスＧ１により、各１ブロツクの同期
信号の検出にもとづく正規の有検出信号のみを抽出する
とともに、ナントゲートｏｚにより、フリップフロップ
（ＩｌｌのＱ出力端子（９）の出力信号と、検出回路（
６）から出力された正規のＨの有検出信号とをナントゲ
ート処理し、フリップフロップ（１１）に有検出信号が
保持され、フリップフロップ（ＩｌｌのＱ出力端子（ｑ
）からＨの有検出信号が出力されているときにのみ、ナ
ントゲート０りからローアクティブのオアゲートｆ１３
１　、０４）に、はぼ検出回路（６）の有検出信号の出
力タイミングで、Ｌの有検出信号を出力する。

ところで、フリップフロップαＤのＱ出力端子（ｑ）の
出力信号はアンドゲート（１０にも入力され、このとき
アンドゲート００に検出回路（６）の出力信号が入力さ
れているため、アンドゲート０ｏの出力信号は、フリッ
プフロップ（ＩｌｌのＱ出力端子（Ｑ）の出力信号と、
検出回路（６）の出力信号とが共にＬになるとき、すな
わちフリップフロップ（Ｉｌｌに有検出信号が保持され
ていない状態で検出回路（６）から有検出信号が出力さ
れたときにのみ、Ｌになる。

イマ・検出回路（６）から最初の有検出信号が出力され
たとすると、このときフリップフロップ（ＩｌｌのＱ出
力端子（ｑ）の出力信号がＨであるため、アンドゲート
θＯの出力信号はＨになる。

そして、アンドゲートαＯの出力１言号がオアゲートｆ
１３１　、α４）に入力されるため、アンドゲートＱＯ
のＨの出力信号とナントゲート０ｚのＬの有検出信号と
にもとづき、オアゲート（１３１からフリップフロップ
（１９のクロック端子に、ナントゲート（１２１のしの
有検出信号のタイミングでＬの信号が入力され、該信号
によってフリップフロップ０５１が動作し、フリップフ
ロップ（１５）のＱ出力端子（ｑ）の出力信号がＬから
Ｈに反転する。

なお、フリップフロップ（１５）は、クリア端子（Ｃｔ
）に入力されるデコーダ（８）のゲートパルスＧ２　、
すなわち第２図（ｅ）に示すようにほぼゲートパルスＧ
ｌの＠１フで出力される１クロック信号のパルス幅のＬ
の単一のゲートパルスにより、オアゲート（１３）から
Ｌの信号が出力される前にリセットクリアされ、このと
きフリップフロップ（１５１のＱ出力端子（Ｑ）の出力
信号はＬになる。

そして、オアゲートｔ１３１のしの信号によってフリッ
プフロップ（１５１のＱ出力端子（ｑ）の出力信号がＨ
になると、ローアクティブのアンドゲート０６１の出力
信号、すなわちフリップフロップ０Ｄのクリア端子（Ｃ
Ｚ）に入力される信号がＨに保持され、フリップフロッ
プ（１１）のリセットクリアが行なわれず、フリップフ
ロップ０ｐに有検出信号が保持され続ける。

一方、アンドゲートα０．ナントゲート（１３の出力信
号が入力されるオアゲートα→には、デコーダ（８）の
ゲートパルスＧ４　、すなわち第２図（ｆ）に示すよっ
てゲートパルスＧｌのほぼ中央の亨キキ亭≠計数値３５
９のタイミングで出力される１クロック信号のパルス幅
のＬの単一のゲートパルスも入力される。

そして、オアゲートα４）は少なくとも入力信号のいず
れか１つがＬになったときに出力信号がＬになり、該り
の出力信号がカウンタ（７）のクリア端子（ＣＺ）に入
力されてカウンタ（７）がクリアリセットされ、このと
きカウンタ（７）の計数値がＯに初期リセットされる。

ところで、アンドゲート００の出力信号は、フリップフ
ロップ（１１）に有検出信号が保持されない状態で検出
回路（６）から正規の有検出信号が出力されたときにＬ
になり、ナントゲート（１２）の出カバ号ハ・フリップ
フロップ（１１）に有検出信号が保持された状態で検出
回路（６）から正規の有検出信号が出力されたときにＬ
になる。

したがって、オアゲートα４）の出力信号は、ゲートパ
ルスＧ４が入力されたときおよび、検出回路（６）から
正規の有検出信号が出力されたときにＬになり、この場
合ゲートパルスＧ１の期間τ内で、ゲートパルスＧ４よ
り正規の有検出信号の出力の方が遅いため、同期信号が
検出されたときは、正規の有検出信号にもとづく同期信
号の検出タイミングでカウンタ（７）が初期リセットさ
れ、各ゲートパルス０１〜Ｇｌｌなどの出力タイミング
とデジタル変調信号との同期がとられ、同期信号が検出
されないときは、ゲートパルスＧ４のタイミングでカウ
ンタ（７）が初期リセットされ、以前の正規の有検出信
号にもとづいて各ゲートパルス０１〜Ｇ１１などの出力
タイミングとデジタル変調信号との同期がとられる。

また、フリップフロップｔｎ＋のＱ出力端子（ｑ）の出
力信号はフリップフロップａ７）のデータ入力端子り）
に入力され、このときフリップフロップ□ηｊ　（１８
１の縦列回路およびオアゲート（１９１が第２同期検出
保持手段を形成し、フリップフロップ０η、（旧のクロ
ック端子にゲートパルスＧｓ　、すなわち第２図（ｇ）
に示すようにゲートパルスＧｌより遅れたＨの弔−のゲ
ートパルスが入力されることにより、両フリノプフロン
プ（＋７１　、　ａ８１が同時に動作し、フリップフロ
ップａηがフリップフロップ（ＩｌｌのＱ出力端子（Ｑ
）の出力信号をラッチして保持し、フリップフロップｏ
８１がフリップフロップ０りのＱ出力端子（ｑ）の出力
信号をラッチして保持する。

そして、オアゲート（１！１により両フリップフロップ
０η、α印のＱ出力端子（ｑ）の出力信号の論理和が演
算されるため、検出回路（６）から出力された各ブロッ
クコードの有検出信号は、２つ後のブロックコードに対
するゲートパルスＧ５が出力されるまで遅延保持されて
オアゲート（１９１からアンドゲート■に出力される。

一方、ラッチ回路（５）は第２図（ｈ）に示すゲートパ
ルスＧｓ　、すなわち変換器（５）から各ブロックコー
ドの領域Ｓｙを除く各領域のデジタル変調信号カッｆ　
ラレル出力される毎に入力される１クロック信号のパル
ス幅のＨのゲートパルスにより、各ブロックコードの領
域Ｓｙを除く各領域のデジタル変調信号を、順次にラッ
チしするとともに、はぼｌクロック信号遅れて順次に誤
りパターン検出回路ｆ２１）および復調手段を形成する
１０〜８変換回路（２つに出力する。

ところで、ランチ回路（５）および検出回路２１）は第
３図に示すように構成され、同図において、（５ａ）、
　（５ｂ）はラッチ回路（５）を形成する８ビツトのラ
ンチ用集積回路（以下集積回路をＩＣと称する）であり
、変換器（４）から出力された１０ビツトのうちの最下
位ビットから順の８ビツトがＩＣ（５ａ）に入力され、
残りの２ビツトがＩＣ（５ｂ）に入力される。

（２１ａ）、（２１ｂ）、（２Ｌｃ）、（２１ｄ）、（
２１ｅ）は検出回路Ｑ１）に設けられた５個のアンドゲ
ートであり、ラッチ回１（５）から出力された１０ビツ
トのパターンが前述の表の５Ｎ類のパターンＰｉ、Ｐ２
．Ｐ８．Ｐ４゜Ｐ５それぞれに一致したときに、各アン
トゲ−）（２１ａ）〜（２１ｅ）の出力信号がそれぞれ
Ｈになる。（２１ｆ）は各アンドゲート（２１ａ）〜（
２１ｅ）の出力信号が入力されるノアゲートであり、各
アンドゲート（２１ａ）〜（２１ｅ）の出力信号のいず
れかがＨになり、ラッチ回路（５）から出力された１０
ビツトのパターンが前述の表のパターンＰ１〜Ｐ５のい
ずれかに一致したときに、Ｌの誤りパターン検出信号を
出力する。

したがって、検出回路Ｃυは、ランチ回路（５）から出
力された各１ブロツクコードの各領域のデジタル変調信
号のビットパターンが、表のいずれかのパターンＰ１〜
Ｐ５に一致し、パターン誤りを検出する毎にＬのパター
ン誤り検出信号を出力する。

そして、検出回路（２υの出力信号がナントゲート（２
３１を介してフリップフロップ（２４Ｊのデータ入力端
子０）に入力され、このときフｌ　ｙプフロンプ図の両
出力端子（ｑ）の信号がナントゲート（２Ｊに帰還され
るとともに、フリップフロップ圓のクロック端子に第２
図（ｉ）に示すゲートパルスＧｓ　、すなわち領域Ｗ１
、Ｗ２．Ｐｒｔに対するゲートパルスＧ６のＨそれぞれ
がらほぼ２クロック信号遅れてＨになる１クロック信号
のパルス幅の単一のゲートパルスが入力されるため、各
１ブロツクコードの領域Ｗ１．　Ｗ２　、　Ｐｒｔのい
ずへ対するパターン誤り検出信号がフリップフロップ（
２４Ｊにラッチされ、フリップフロップｑ４＋のＱ出力
端子（ｑ）からアンドゲート■）に、ランチしたパター
ン誤り検出体号が出力される。

また、フリップフロップｆ２４１はクリア端子（ＣＺ）
にオアゲート０４）の出力信号が入力され、つぎのブロ
ックコードのデジタル変調信号が入力される前にクリア
リセットされる。

すなわち、検出回路Ｑ１）、ナントゲートのおよびフリ
ップフロップＵ４１ｉこより、パターン誤り検出手段が
形成され、各１ブロツクコードの領域Ｗｔ、Ｗ２、Ｐｒ
ｔによって形成される所定領域、すなわちアドレスコー
ドを有する所定領域のパターン誤りが検出される。

一方、変換回路（２カは、入力された１０ビツトを８ビ
ツトに変換して各１ブロツクコードのデジタル変調信号
を７項次に復調し、復調した各１ブロツクコードの各領
域の８ビツトをラッチ回路！２５１　、　（２６１に出
力する。

そして、ラッチ回路０ωのクロック端子に、第２図（ｊ
）に示すゲートパルスＧ７　、すなわちゲートパルスＧ
６よりほぼ１クロｙり信号遅れてＨになる１クロック信
号のパルス幅のＨのゲートパルスが入力され、ラッチ回
路（２５）からイクスクルーシブオアゲ−１１２７）お
よびＲＡＭからなるメモリＣ２８）に、復調されｔこ各
１ブロツクコードの領域Ｓｙを除く各領域の８ビツトが
順次に出力される。

に接続されたローアクティブのアンドゲート（２９）が
パリティ検査手段を形成し、このときオアゲート（２７
）およびフリップフロップ２〜の人、出力が８ビツトで
あるため、オアゲート（２７）およびフリップフロップ
（２８）は第４図に示すように、８ビツトそれぞれが入
力される８個のイクスクルーシブオアゲート（２７ａ）
、（２７ｂ）、（２７ｃ）、（２７ｄ）、（２７ｅ）、
（２７ｆ）、（２７ｇ）　。

（２７ｈ　）および、各オアゲート（２７ａ）　〜（２
７ｈ）　（７）出力信号がデータ入力端子（ｄ）に入力
される８個のフリップフロップ（２８ａ）、（２８ｂ）
、（２８Ｃ）、（２８ｄ）、（２８ｅ）　。

（２８ｆ　）　、　（２８ｇ）　、　（２ｓｈ）により
形成されている〇また、アンドゲート（２９）に各フリ
ップフロップ（２８ａ）〜（２８ｈ）のＱ出力端子（ｑ
）の出力信号が入力されるため、アンドゲートのは８人
力のアンドゲートによって形成されている。

そして、フリップフロップ（２８ａ）〜（２８ｈ）のＱ
出力端子（ＣＩ）の出力信号がオアゲート（２７ａ）〜
（２７ｈ）それぞれに帰還されるとともに、フリップフ
ロップ（２８ａ）〜（２８ｈ）がクロック端子に入力さ
れるゲートパルスＧ８のＨによって動作するため、オア
ゲ−ｌ−＋２７）　、フリップフロップ（２８）は、復
調された各１ブロツクコードのアドレスコードを有する
前記所定領域を、各１ブロツクコードの領域Ｐｒｔのパ
リティ検査コードを用いてパリティ検査し、パリティ誤
りが検出されると、アンドゲート（２９）からアンドゲ
ート伽）にＬのパリティ誤り検出信号が出力される。

＃　ｋ　　７Ｉｔ　、、、ボッ０．．ゴ１９Ｒ＋の々リ
ア知１　（ｒｔ　）ニオアケート０４）の出力信号が入
力されるため、パリティ検査手段の各１ブロツクコード
の検査結果はつぎのブロックコードのデジタル変調信号
が入力される前にフリアリセラ　トされる。

したがって、パリティ検査手段は、復調された各１ブロ
ツクコードの前記所定領域を順次にパリティ検査−し、
パリティ誤りを検出したときに、Ｌのパリティ誤り検出
信号をアンドゲートのに出力する。

そして、アンドゲート（３））に、オアゲート（１９１
の出力信号、フリップフロップレ弔のＱ出力端子（句の
出力信号およびアントゲ−ｈ　（２９］の出力信号が入
力されるため、連続２ブロックコードの処理期間に渡っ
て同期信号が検出されなくなり、オアゲートロ９）から
有検出信号が出力されなくなったときおよび、前記所定
領域のアドレスコードのパターン誤す、パリティ誤りの
いずれかが検出されたときに、アンドゲート■の出力信
号がＬになる。

さらに、アンドゲート■の出力信号がフリップフロップ
（３０）のデータ入力端子（（］）に入力され、このと
きフリップフロップ（３０）のクロック端子に第２図（
ｋ）に示すゲートパルスＧ９　、すなわちゲートノｓｏ
ルスＧ８の出力後に出力される１クロック信号の／Ｎ６
　、レス幅の単一のゲートパルスが入力されるため、フ
リップフロップ（３０）は、各１ブロツクコードのデジ
タル変調信号の入力にもとづき、ゲートパルスＧ５によ
るフリップフロップｔ１７）　、　［１８）のラッチお
よび、前述のパターン誤り検出手段、パリティ検査手段
の検出、検査が終了する毎に、アンドゲート■の出力信
号をラッチしてアドレスコードの正、誤の判別信号を生
成し、Ｑ出力端子（ｑ）からアンドゲートａωおよびナ
ントゲートｔ３１）に正、誤の判別信号を出力する。

すなわち、アンドゲート■、フリップフロップ（３０）
により、各ブロックコードが有するアドレスコードの正
誤を判別する判別処理手段が形成され、各ブロックコー
ドに対する第２同期検出保持手段のラッチおよび、パタ
ーン誤り検出手段、ノマリティ検査手段の検出、検査が
終了する毎に、ゲートパルスＧ９のタイミングで、第２
同期検出保持手段およびパターン誤り検出手段、パリテ
ィ検査手段の出力信号にもとづいてアドレスコードの正
誤が判別され、パターン誤りおよびパリティ誤りが検出
されず有検出信号が入力されるとき、すなわちアンドゲ
ート（２０）の出力信号がＨのときにのみ、Ｈの正判別
信号が生成され、つぎのゲートパルスＧ９のタイミング
まで正判別信号を保持してフリップフロップ（３０）の
Ｑ出力端子（ｑ）からアンドゲートｔ１６１　、ナント
ゲートＧ］）に出力する。

そして、ゲートパルスＧ９の出力が終了すると、ラッチ
回路（２５１からメモリ困に各ＰＣＭデータの領域Ｄ＋
〜Ｄ３２の８ピントが出力されるタイミングで、デコー
ダ（８）からナントゲートＧ］）にＨのゲートパルスＧ
ｌｌが出力され、このときナントゲートＧυに正判別信
号が入力されていれば、ナントゲートＧ１）からメモリ
困のチップイネーブル端子および後述のアドレス用のバ
ッファにＬの信号が入力され、メモリ（２８）が書込み
に制御される。

マタ、ゲートパルスＧ１１の出力とほぼ同時にデコーダ
（８）から加算回路（イ）に５ビツトのアドレスコード
Ａｂが出力される。

一方・ラッチ回路（２０はクロック端子に入力されるゲ
ートパルスＧ１０にもとづき、変換回路し２から出力さ
れる領域Ｗ２の８ビツトをラッチするとともに１つぎの
ゲートパルスＧｒｏが入力されるまで、ラッチした８ビ
ツト中のアドレスコードからなる７ビノトのアドレスコ
ードＡｃを加算回路（イ）に出力する。

そして、加算回路（イ）により、アドレスコードＡｂと
アドレスコードＡｃとが加算されてメモリ書込み用の１
２ビツトのアドレスコードＡａが形成され、該アドレス
コードＡａが加算回路Ｉ３つからアドレス用のバッファ
、すなわち３ステートバツフア（至）に出力され、この
とき正判別信号にもとづき、ナントゲート０１）からＬ
の信号が出力されていれば、アドレスコードＡａがバッ
ファ（ト）を介してメモリ１２８）に入力され、ランチ
回路（２５）から出力された各領域ＤＯ〜Ｄ３２のＰＣ
Ｍデータが、アドレスコードＡａにもとづいてメモリ酩
に書込まれる。

なお、フリップフロップ（３０）のＱ出力端子（ｑ）の
出力信号がＬの誤判別信号であれば、メモ１月２８）の
チップイネーブル端子にＨの信号が入力されるとともに
バッファ（ハ）がオフし、メモリ（２８１の書込みは行
なわれない。

ところで、アンドゲート（１６１には、フリップフロッ
プ１５１　、　（３０）の出力信号とともに、インバー
ターによって反転されたゲートパルスＧ３が入力され、
このときゲートパルスＧ３が第２図＜１＞に示すよウニ
、ゲートパルスＧ９の出力後に出力されるｌクロック信
号のパルス幅のＨの単一のゲートパルスからなる。

したがって、アンドゲート（１６１の出力は号は、フリ
ップフロップ＋１５１　、　（３０）の出力信号が共に
Ｌになるときにのみ、ゲートパルスＧ３のタイミングで
Ｌになり、このときアンドゲート（１６）の出力信号が
フリップフロップ（Ｉｃｅのクリア端子（ｃｔ）に入力
されるたメ、アンドゲート（１６１のＬの出力信号によ
ってフリップフロップ（１１１がリセットクリアされ、
フリップフロップ（１１）のＱ出力端子（ｑ）の出力信
号がＬになる。

すなわち、アンドゲートθ０．（１ω、ナンドゲート（
１ｚ、オアゲート（１３１、Ｇ４）およびフリップフロ
ップ０９などにより、フリップフロップ（１１１をリセ
ットクリアするリセットクリア手段が形成され、このと
きゲートパルスＧｌ、Ｇ２　、Ｇ３よりゲートパルスＧ
９が遅れて出力され、ゲートパルスＧ３のタイミングの
ときには、フリップフロップ（３０）のＱ出力端子（ｑ
）が、１つ前のブロックコードが有するアドレスコード
の正誤の判別信号を出力しているため、アントゲ−）　
１６１の出力信号にもとづくフリップフロップαＤのク
リアリセットは、現在入力されているブロックコードの
デジタル変調信号から同期信号が検出されず、かつ１つ
前のブロックコードが有するアドレスコードが誤りであ
ると判別されたときにのみ、ゲートパルスＧ５によって
設定された第２同期検出保持手段のラッチタイミングの
後に、ゲートパルスＧ３のタイミングで行なわれる。

したがって、フリップフロップ０１１が形成する第１同
期検出保持手段および、フリップフロップｕη、　＋１
８）　、オアゲート（１９１が形成する第２同期検出保
持手段は、それぞれ検出回路（６）の有検出信号を２ブ
ロツクコードの間遅延保持し、連続２ブロックコードの
処理期間に渡って同期信号が検出されないときにのみ、
面同期検出保持手段それぞれから有検出信号が出力され
なくなる。

すなわち、第１図の場合は、各１ブロツクコードのデジ
タル変調信号にもとづき、検出回路（６）が各１ブロツ
クコードの同期信号の有無を判別するとともに、検出回
路（６）の有検出信号が第１ｊ第２同期検出保持手段に
保持され、このときクリアリセット手段の動作により、
１つ前のブロックコードに同期信号があれば、現在のブ
ロックコードに同期信号がなくても、第１同期検出保持
手段から有検出信号が出力され続ける。

また、検出回路■υなどが形成するパターン誤り検出手
段の動作により、各１ブロツクコードのデジタル変調信
号にもとづき、各１ブロツクコードのアドレスコードを
有する所定領域のビットパターンのパターン誤りが順次
に検出される。

さらに、オアゲートＱ力、フリップフロップ酩などが形
成するパリティ検査手段の動作により、変換回路（２つ
によって復調された各１ブロツクコードの前記所定領域
のパリティ検査が順次に行なわれる。

そして、第２同期検出保持手段の出力信号およびパター
ン誤り検出手段、パリティ検査手段の出力信号にもとづ
き、アンドゲート■、フリップフロップ（３０）が形成
する判別処理手段が、復調された各ブロックコードのア
ドレスコードの正誤を判別し、この場合、第２同期検出
保持手段から有検出信号が出力され、かつパターン誤り
検出手段、パリティ検査手段からそれぞれ誤り検出信号
が出力されていないときにのみアドレスコードが正しい
ことを示す正判別信号が出力される。

したがって、同期は号の有無およびパターン誤りの検出
、パリティ検査の結果にもとづき、各ブロックコードの
アドレスコードの正誤が判別され、著しく確実に各ブロ
ックコードのアドレスコードの正誤の判別が行なわれる
。

また、第２同期検出保持手段によって有検出信号が現在
処理中のブロックコードとつぎのブロックコードとの２
ブロツクコードの処理期間保持されるため、たとえば両
回転ヘッドそれぞれのスキャンによって複数のブロック
コードのデジタル変調信号が連続的に入力される場合、
途中のブロックコードの同期信号の欠落または検出ミス
が生じても、１つ前のブロックコードの有検出信号によ
って擬似的に同期信号が検出され、このときパターン誤
りおよびパリティ誤りがなく、当該ブロックコードが正
しいアドレスコードを有していれば、そのブロックコー
ドに対して、処理判別手段から正判別信号が出力され、
アドレスコードの正誤の判別が行なわれる。

さらに、検出回路（６）によって同期信号の有ることが
検出されたときに、判別処理手段から１つ前のブロック
コードに対する正判別信号が出力されている場合、すな
わち連続して同期信号が有る場合には、検出回路（１１
）の有検出信号にもとづいてカウンタ（７）がクリアリ
セットされ、同期信号が検出されない場合および１つ前
のブロックコードのアドレスコードが誤っている場合は
、ゲートパルスＧ４にもとづいてカウンタ（７）が自己
リセットされ、常に正確に、入力されるデジタル変調信
号に同期して処理が行なわれる。

そして、復調された各ブロックコードが有するアドレス
コードの正誤の判別が、同期信号の有無の検出およびパ
ターン誤りの検出、パリティ検査にもとづいて行なわれ
るため、たとえばデジタル変調信号が入力されない間、
すなわち両回転ヘッドが磁気テープを再生しない前述の
無再生期間に、ノイズ成分などにもとづいて同期信号の
誤検出が生じ、検出回路（６）から有検出信号が出力さ
れても、パターン誤りの検出、パリティ検査によってア
ドレスコードの正誤の判別を誤ることがなく、また、両
回転ヘッドが磁気テープを再生するデジタル変調信号の
入力期間に、欠落あるいは検出ミスにもとづいて同期信
号が検出されなくても、１つ前のブロックコードの有検
出信号と現在処理中のブロックコードのパターン誤りの
演出、パリティ検査とにもとづいて該ブロックコードが
有するアドレスコードの正誤の判別が行なわれ、たとえ
ばパリティ検査のみによってアドレスコードの正誤の判
別を行なう場合より、著しく正確にアドレスコードの正
誤の判別が行なえ、正とドレスコードを有するほぼ最大
数のブロックコードのＰＣＭデータのみがメモリ（２８
１に格納される。

さらに、各１ブロツクコードのＰＣＭデータをメモリ剛
に格納する際に、■ブロックコードのＰＣＭデータの期
間の前述のウィンドなどを設定することなく、各１ブロ
ツクコードのＰＣＭデータが格納されるため、たとえば
高速再生を行なう場合にも、復調されたＰＣＭデータを
メモリ酩に格納することができる。

なお、前記実施例ではＲ−ＤＡＴに適用し、各１ブロツ
クコードのフォーマットを第２図（ａ）に設定したが、
各１ブロツクコードのフォーマットは、先頭に同期信号
を有するとともに同期信号以降にアドレスコード、パリ
ティ検査コードおよび１つまたは複数の単位データを有
するフォーマットであればよく、この場合アドレスコー
ド、パリティ検査コードおよび単位データの配列順序を
任意に設定してよいのは勿論であり、単位データが音声
信号のＰＣＭデータでない場合および、デジタル変調方
式が実施例と異なっている場合に適用できるのも勿論で
ある。

そして、Ｒ−ＤＡＴ以外の種々のデジタル記録再生装置
などのデジタル処理装置に適用でき、この場合アドレス
コードの正誤の判別結果にもとづき、メモリ格納以外の
種々の処理を行なってよいのは勿論である。

〔発明の効果〕

以上のように、この発明のデジタル処理装置によると、
同期信号の有無の検出および、パタτン誤りの検出、パ
リティ検査により、復調した各１ブロツクコードのアド
レスの正誤を判別し、このとき同期信号が検出されなく
ても、１つ前のブロックコードの同期信号が検出されて
いれば、パターン誤りの検出、パリティ検査によってア
ドレスコードの正誤を判別するため、ノイズ成分の混入
および同期信号の欠落、検出ミスなどによらず、復調さ
れた各１ブロツクコードのアドレスコードの正誤を確実
に判別することができ、たとえば正シイアドレスコード
を有する多数のブロックコードの単位データをメモリに
格納することができるものである。

【図面の簡単な説明】

第１図はこの発明のデジタル処理装置の１実施例のブロ
ック図、第２図（ａ）〜（ｔ）は第１図の動作説明用の
タイミングチャート、第３図、第４図はそれぞれ第１図
の一部の詳細な結線図である。 （１）・・・再生入力端子、（２）・・・クロクク入力
端子、（３）・・・ＮＲＺ　変換回路、（４）・・・シ
リアル−パラレル変換回路、（５）　、　（２５１、Ｃ
６１・・・ラッチ回路、（６）・・・同期検出回路、（
７）・・・カウンタ、（８）・・・デコーダ、（９）、
□・・・インバータ、（１０、Ｇ２）　、　（１３１、
Ｃ４）　、　（１６１、（１９１、■、　！２３＋　、
　＋２７）　、　Ｃ９）、　ｏｌ）−ｙ−ｔ−１（１１
１、（１５１、（１７１、（１８１、＋２４１　、　（
２８１、＋３０＋−・フリツプフロツプ、１２υ・・・
誤りパターン検出回路、ｔ２′！Ｉ・・・１０−８変換
回路、（２８）・・・メモリ、Ｇの・・・加算回路、（
ハ）・・・バッファ。

Claims (1)

【特許請求の範囲】
1. （１）先頭に同期信号を有するとともに該同期信号以降
   にアドレスコード、パリティ検査コードおよび１つまた
   は複数の単位データを有する一定データ長のブロックコ
   ードをデジタル変調して形成された所定パターン規則の
   デジタル変調信号が順次に入力され、各ブロックコード
   の前記アドレスコードの正誤を判別するとともに該判別
   にもとづき復調した各ブロックコードを処理するデジタ
   ル処理装置において、前記変調信号が入力され、変調さ
   れた各ブロックコードの前記同期信号の有無を検出する
   同期検出回路と、該同期検出回路の前記同期信号の有検
   出信号をリセットクリアされるまで保持して出力する第
   １同期検出保持手段と、前記同期検出回路の検出が終了
   する毎に前記第１同期検出保持手段の出力信号をラッチ
   し、前記有検出信号を２つ後のブロックコードの前記出
   力信号のラッチタイミングまで遅延保持して出力する第
   ２同期検出保持手段と、前記変調信号が入力され、各ブ
   ロックコードの前記アドレスコードを有する所定領域の
   パターン誤りを検出するパターン誤り検出手段と、前記
   変調信号を復調し、復調された各ブロックコードを順次
   に出力する復調手段と、復調された各ブロックコードの
   前記所定領域を前記パリティ検査コードを用いてパリテ
   ィ検査するパリティ検査手段と、各ブロックコードの前
   記第２同期検出保持手段のラッチおよび前記パターン誤
   り検出手段、前記パリティ検査手段の検出、、検査が終
   了する毎に前記第２同期検出保持手段および前記パター
   ン誤り検出手段、前記パリティ検査手段の出力信号にも
   とづいて前記アドレスコードの正誤を判別し、パターン
   誤りおよびパリティ誤りが検出されず前記有検出信号が
   入力されるときにのみ前記アドレスコードの正判別信号
   を生成するとともに、該正判別信号をつぎのブロックコ
   ードの前記アドレスコードの正誤の判別まで保持して出
   力する判別処理手段と、前記同期検出回路によつて前記
   同期信号が検出されないときに１つ前のブロックコード
   に対して前記正判別信号が出力されていなければ前記ラ
   ッチタイミングの後に前記第１同期検出保持手段をリセ
   ットクリアするリセットクリア手段とを備えたことを特
   徴とするデジタル処理装置。