JPS61170964A - 誤り訂正制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はアナログ信号をディジタル信号に変換して記録
媒体上に記録再生するディジタル信号記録再生装置にお
ける誤り訂正制御装置に関するものである。

従来の技術 近年オーディオ分野においてはアナログ信号をディジタ
ル信号に変換して磁気テープ上に記録するディジタルオ
ーディオテープレコーダ（以下ＤＡＴと記す）の開発が
進んでいる。

以下図画を参照しながら上述した従来のＤＡＴに用いら
れている信号処理技術について説明する。

第５図は現在提案されている磁気テープ上に記録される
信号フォーマットの一例である。

第６図において１は１１ビツトの同期信号、２はアドレ
スコードで、本例では２ビツトで構成され、１ブロック
毎に順次 Ｏｏ→０１　→１　ｏ→１１　→００→・・・・・・歩
進する。３は記録条件等を表す３ビツトのフラッグ、１
４は第１のオーディオデータで本例では１６ビツトで構
成されるディジタルオーディオデータが６ワ一ド分９６
ビツトで構成されている。

６はオーディオデータの誤りを訂正するためのパリティ
符号、６は第１のオーディオデータ４と同様の構成の第
２のオーディオデータ、７はブロック内での誤りの有無
を検出するための誤り検出符号で、本例では巡回符号（
以下ＣＲＣと記す）を用いておシ、同期信号１を除くア
ドレスコード２〜第２のオーディオデータ６までの２６
１ビツトに対しての誤りを検出する。以上の符号１〜７
で示した計２８８ビットでブロックが構成されている０ 第６図は第５図で示した構成で磁気テープ上から再生さ
れるディジタル信号系列（以下単に「再生データ」と記
す）を処理する再生回路を示すブロック図である。第６
図において、８は再生データが入力される入力端子、９
は変調されている再生データを元のＮＲＺ信号に戻すた
めの復調回路、１ｏは再生信号から同期信号を検出する
ための同期検出回路（本例では変調剤にないパターンを
同期信号として用いるため復調前の再生データよシ同期
信号を抽出する）、１１はＣＲＣを用いてプ°ｙ　ｌＰ
３　ＯＩ”１ａ（Ｆｉｒ″’ｆｒ：＃　＜　Ｍ！ｙ　／
　’ｔ”　Ｏｍｌ　ｊ）　ｔ　　　　ｙ検出するための
ＣＲＣチェック回路、１２はＣＲＣによる誤り検出まで
の時間分、すなわち１ブロック分の再生データを遅延さ
せるための遅延回路、１３は再生されたブロック内よシ
アドレスコードを抽出するアドレスコード抽出回路、１
４はテープ走行系で発生する再生データのワウ、フラッ
タ、ジッタ等の影響を排除するためのＴＢＣメモリ、１
６は同期検出回路１０で検出される同期信号と、アドレ
スコード抽出回路１３から出力されるアドレスコード及
び、ＣＲＣチェック回路１１から出力されるエラーフラ
ッグにより、ＴＢＣメモリ１４への再生データ及びエラ
ーフラッグの書き込みアドレスを生成するための書き込
みアドレス発生回路、１６は水晶からのクロックをもと
に、ＴＢＣメモリ１４からの再生データ及びエラーフラ
ッグの読み出しアドレスを生成するための読み出しアド
レス発生回路、１７はＴＢＣメモリ１４から読み出され
た再生データおよびエラーフラッグに基づいて所定の誤
り訂正を行うための誤り訂正回路、１８はＴＢＣメモリ
１４への書き込みアドレス、読み出しアドレス両者の差
により、磁気チーブ田の走行スピードを制御するキャプ
スタン１９を駆動するためのキャプスタンサーボ回路テ
する。

以上のように構成された再生回路について以下その動作
を説明する。

まず、磁気テープ２ｏよシ再生された再生データは入力
端子８に入力され、復調回路９にてＮＲ２信号に復調さ
れると共に同期検出回路１ｏにて同期信号が検出される
。更に復調された再生データはＣＲＣチェック回路１１
で誤りの有無を検査する。この場合、第５図のブロック
構成でも明らかなように、そのブロック中での誤りの有
無を判定し、アドレスコードの信頼性を確認するために
は、ブロックのうち同期信号を除く鷺すべての２７７ビ
ツトをＣＲＣチェック回路１３に読み込む必要がある。

この時間調整を行うため、遅延回路１２では１ブロック
分の再生データの遅延を行っている。またアドレスコー
ド抽出回路では復調された１ブロック分の再生データ中
からアドレスコードのみを分離抽出する。但し、上述の
ようにここで抽出したアドレスコードの信頼性は、ＣＲ
Ｃチェック後でないと判明しない。

書き込みアドレス発生部１６では同期検出回路１０によ
り分離抽出された同期信号を基準とじてブロック内の再
生データに対応するＴＢＧメモリ１４への書き込みアド
レスを生成するとともに、アドレスコード抽出回路１３
により抽出されたアドレスコードとＣＲＣチェック回路
１１のチェック出力であるエラーフラッグによｆｉＴＢ
ｃメモリ１４への書き込みブロックアドレスを生成する
。

すなわちＣＲＣチェックにより正しいと判定されたアド
レスコードについては、その値をそのままＴＢＧメモリ
１４への書き込みブロックアドレスとして出力し、また
ＣＲＣチェックによりアドレスコードが信頼できないと
判定された場合には、アドレスコードの連続性に着目し
て、正しい前ブロックのアドレスコード値を順次インク
リメントしてＴＢＧメモリ１４への書き込みブロックア
ドレスとして使用するように構成されている。遅延回路
１２を通った再生データ及びＣＲＣチェック回路１１の
誤〕検出出力であるエラーフラッグは、書き込みアドレ
ス発生回路１６で指定された書き込みアドレスに従って
ＴＢＧメモリ１４に書き込まれる。ＴＢＧメモリ１４は
本例では２ビツトで表わされるアドレスコードｒＯＪ〜
ｒ３ＪＫＪｔ応した４ブロック分のメモリエリアを有し
ておシ、書き込まれた再生データ及びエラーフラッグは
通常約２ブロック分の時間経過ののち、読み出しアドレ
ス発生回路１６で発生する水晶精度の読み出しアドレス
に従って読み出されることにより、ワウ、フラッタ及び
ジッタ等の影響が除去される。

ＴＢＧメモリ１４から読み出された再生データは誤り訂
正回路１７により所定の訂正操作を受けた後出力される
。一方、キャプスタンサーボ回路ではＴＢＧメモリ１４
へ供給される書き込みアドレス及び読み出しアドレスの
うち、主としてそれぞれのブロックアドレス情報により
、両者の位相関係が常に一定となるようキャプスタン１
９により磁気テープ２ｏの走行スピードを制御する。

″′Ｔ′″［ＩｔＪｌｌｌ、ｎ−（ｒ”Ｃ，％−１１−
１７１“ｆ（Ｄ　ｆ−。

りの書き込みと読み出しについて詳細に説明する。

第７図中Ａは書き込みアドレスのうちのブロックアドレ
ス、Ｂはそれぞれのアドレスコードを含むブロックのＣ
ＲＣチェック結果でＯは正しいと判定された場合、×は
疑わしいと判定されたことを表わしている。またＣはＴ
ＢＧメモリ１４の読み出しアドレスのうちのブロックア
ドレスを表わしている。第７図における区間１において
はＴＢＧメモリ１４への書き込みブロックアドレスのう
ち「２」のブロックに誤りが検出され、このためこのブ
ロックから抽出されたアドレスコードは信頼性がないと
判定され、書き込みアドレス発生回路１６において前ブ
ロックの正しいアドレスコード「１」に続くアドレスコ
ード「２」を本ブロックのアドレスコードとして生成し
、ＴＢＧメモリ１４の「２」のブロックエリアに再生デ
ータを書き込んでいる。第７図において書き込みブロッ
クアドレスＡのうち本来のアドレスコードではなく上述
のような正しいアドレスコード値に基づいてインクリメ
ントすることによって得られたブロックアドレスはｒ（
２）Ｊなど（）付きで記しである。一方、読み出しブロ
ックアドレスＣは書き込みブロックアドレスＡよシ約２
ブロック分の時間差の後読み出十↑らｒ嬬膚六ｈイ層入
−宙略ｒけ置去４λλブロックアドレスＡは磁気テープ
上から再生されたデータよシ分離生成されているのでワ
ウ、フラッタ、ジッタ成分を含んでおシ、両ブロックア
ドレスの時間差はその公営に伸縮していることになるが
、その位相関係は前述のごとくキャプスタンサーボ回路
１８によりほぼ保証するように制御が行われている。

次にエラー訂正方法について簡単に説明する。第８図は
テープ上に記録されるパリティ符号の配列例である。デ
ィジタル記録においては磁気テープ上で発生するドロッ
プアウト等による再生データ誤りを効率よく訂正するた
め、複数データ及び誤り訂正符号により構成される誤り
訂正のためのデータ系列、いわゆるパリティ系列をテー
プ上に離して配置するインターリーブという手法を用い
る。

第８図においては６個の所定のデータワード１〜６に対
して１個のパリティワード１を生成して１つのハリティ
系列を構成し、それぞれ８ブロックの距離をおいたブロ
ックに配置されている。アドレスコード「０」を持つブ
ロックのあるデータワ−ド１（第８図中Ｘで示す）に着
目すると８ブロック離れた同じアドレスコード「０」に
含まれる所定のデータワード２．更に８ブロック離れた
アドレスコード「０」に含まれる所定のデータワード３
・・・・・・の計７ワードで１つのパリティ系列１を構
成している。同様に第８図に示したＯ印のワードで構成
されるパリティ系列２．Δ印のワードで構成されるパリ
ティ系列３・・・・・・という様にすべてのワードはテ
ープ長手方向にチェーン状にパリティ系列を構成してい
る。誤り訂正符号としてパリティワードを単純パリティ
符号とすれば、ＣＲＣチェックによるエラーフラッグと
の組み合わせにより、パリティ系列を構成する任意の１
７−ド誤りを訂正することが可能である。

次にアドレスコードと誤り訂正能力の関係について説明
する。磁気テープ上で発生するドロップアウト等による
エラーが連続的に１０数ブロックにわたり発生した場合
を例にとる。エラーが長期間連続して発生した場合、正
確なキャプスタンサーボの制御が行えないから、その期
間でのテープ走行スピードは通常よシも遅く、または早
くなる可能性を有している。第９図において■はエラー
区間のテープ走行スピードが遅い場合、■は早い場合を
仮定し、ＴＢＣメモリへの再生データの書き込みに際し
再生データから抽出したアドレスコードを用いずに、単
にブロック単位で順にＴＢＣメモリへの書き込みブロッ
クアドレスを生成した場合を示している。第９図１．Ｉ
ｆいずれの場合もＴＢＣメモリから読み出されたブロッ
ク列でのパリティ系列はエラー区間以降で誤っておシ、
従って正しい訂正操作が出来ないばかりか、場合によっ
ては誤訂正を行って結果として異音を出力してしまうこ
とＫなる。一方、第１０図においては同様のエラー発生
に対してＴＢＣメモリへのデータ書き込みを再生データ
のブロックから抽出したア）’　ｖ　２　ニア　Ｙ　ｆ
Ｍ　ｆｃ’！ｉｔ＊　を札０６°１′°Ｉ図１．ＩＩい
ずれの場合もエラー区間終予後再び正しい再生データが
得られた時点で、再び正しいＴＢＣメモリエリアへの書
き込みが行われる為、ＴＢＣメモリからの再生データは
正しい序列を維持しておシ、従ってエラー区間に対する
誤り訂正も正しく行われる。このように所定の訂正能力
を得るためには本来のデータの時系列を常に維持するこ
とが重要であるため、本例ではＴＢＣメモリへの再生デ
ータの書き込みに再生信号中のアドレスコードを用いて
いる。（例えば特開昭５７−５０３０７号公報） 発明が解決しようとする問題点 しかしながら上記のような構成では、特に多数のトラッ
クに分割してディジタル記録を行うような装置において
は再生データが各トラック毎にワウ、フラッタやヘッド
スキューなどの影響を独立して受けているため、１系統
の再生回路を各トラック多重化して共用化使用すること
は不可能であシ、従って各トラック単独での再生回路を
必要とする。例えば最近提案されているコンパクトカセ
ットを用いたＤＡＴシステムでは２０トラツクを用いて
２チャンネル分のディジタルオーディオ信号を記録する
ような構成になっておシ、さらにブロックの誤り検出符
号としてＣＲＣ符号より回路規模が大きくなるリードソ
ロモン符号が用いられるため、ＴＢＣメモリへの書き込
み以前に各トラック単独でアドレスコードを抽出し、か
つその誤りの有無を検査する為にはぼう大な回路を必要
とする欠点を有していた。

本発明は上記問題点に鑑み、複数トラックを用いてディ
ジタル信号の記録再生を行う場合でも簡単な回路構成で
再生データの序列を乱すことなくＴＢＣ処理を行い、か
つ誤り訂正能力を維持できる誤り訂正制御装置を提供す
るものである。

問題点を解決するための手段 この目的を達成するために本発明の誤り訂正制御装置は
ＴＢＣメモリとＴＢＣメモリの書き込みアドレスを供給
する書き込みアドレス発生回路と、前記ＴＢＣメモリの
読み出しアドレスを供給する読み出しアドレス発生回路
と、前記ＴＢＣメモリから読み出されたブロックのうち
少くともディジタルデータ及びアドレスコード中の誤り
の有無を検出する誤り検出回路と、所定のブロックのア
ドレスコード値から１ブロック毎に順次連続的に巡回す
る予測アドレスコードを発生するアドレスコード予測器
と、前記ＴＢＣメモリから読み出されたブロックから抽
出したアドレスコードと前記予測アドレスコードの値を
比較するアドレスコード比較器と、前記誤り検出回路の
出力と前記アドレスコード比較器の出力により前記アド
レスコードの不連続性を検出して前記書き込みアドレス
発生回路を制御するアドレス制御回路と、前記誤り検出
回路の出力及び前記アドレス制御回路の出力により前記
ＴＢＣメモリから読み出されたディジタルデータに対し
所定の誤り訂正動作を行う誤り訂正＼回路とから構成さ
れている。

作　　用 本発明は前記した構成によって磁気テープ上から再生さ
れた再生データはＴＢＣメモリの書き込みアドレス発生
回路により指定される再生データ中のアドレスコードと
は直接関係のないブロックアドレスにより所定のＴＢＣ
メモリエリアに書き込まれ、所定の時間遅延の後、ＴＢ
Ｃメモリの読み出しアドレス発生回路が指定するブロッ
クアドレスに従って読み出される。ＴＢＧメそりから読
み出された再生データはアドレスコードの信頼性確認の
ため誤り検出回路でのエラーチェックが行われる。一方
アドレスコード予測器では、データ再生開始時に誤りの
ないアドレスコード値を初期設定し、以降１ブロック毎
にその値をインクリメントすることにより予測アドレス
コードを生成している。アドレスコード比較器では前記
ＴＢＧメそりから読み出された再生データから抽出した
アドレスコードと前記予測アドレスコードの値を比較し
、その差を検出する。アドレス不連続制御回路では前記
誤り検出回路でのエラーチェック結果であるエラー７５
ツグ及び前記アドレスコード比較器の出力に応じて前記
書き込みアドレス発生回路に対し、所定の制御を行うと
ともに、誤り訂正回路では前記エラーフラッグ及び前記
アドレス不連続制御回路の出力に応じて前記ＴＢＣメモ
リか　　　　　　ｌら読み出された再生データに対し所
定の訂正動作を行うことにより、簡単な回路構成で常に
正しい再生データ列を維持し、訂正能力を確保すること
が出来る。

実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。

第１図は本発明の一実施例における誤り訂正制御装置の
ブロック図、第２図はその波形図である。

第１図において２１ａ〜２ＩｎはトラックＪｌ−ｎの再
生データが入力される入力端子、２２ａ〜２２ｎは復調
回路、２３ａ〜２３ｎは同期検出回路で、これらは従来
例の構成と同じものである。

２４は各トラックの同期検出回路２３ａ〜２３ｎで分離
抽出された同期信号を基準に各トラック毎の再生データ
をＴＢＣメモリへ書き込むための書き込みアドレス発生
回路、２５は各トラックに対して４ブロック分のメモリ
エリアを持っＴＢＣメモリ、２６はＴＢＣメモリ２６が
ら再生データをトラック順に読み出すための読み出しア
ドレス社主回路、２７はＴＢＣメモリ２５がら読み出さ
れた再生データのブロック単位での誤りの有無を検出す
る誤り検出回路、２８はＴＢＣメモリ２６から読み出さ
れた再生データに対し所定の誤り訂正操作を行う誤り訂
正回路、２９はデータ再生開始時に所定の正しいアドレ
スコード値を初期設定し、以降１ブロック毎にその値を
インクリメントして得る予測アドレスコードを生成する
アドレスコード予測器、３ｏはＴＢＣメモリ２６から読
み出された再生データ中から分離抽出したアドレスコー
ドと前記予測アドレスコードの値を比較し、その差を出
力するアドレスコード比較器、３１はアドレスコード比
較器３０及び誤り検出回路２７の出力であるエラーフラ
ッグにより書き込みアドレス発生回路２４及び誤り訂正
回路２８に対し所定の制御を行うアドレス不連続制御回
路である。尚、第１図で図示せずも、キャプスタ／サー
ボに関する制御は従来例の構成と同じである０ 以上のように構成された誤り訂正制御装置において以下
その動作について説明する。尚、各トラックの再生信号
のブロック構成は従来例の説明で用いた第６図と同じ構
成とし、記録再生に使用するａｘｎ）ラック上では同一
時刻に記録されたプロックは同一アドレスコードを持つ
ものとする。

ａｘｎ）ラック上に分割されて記録再生されたデータは
入力端子２１ａ〜２Ｉｎに入力される０入力された時点
での再生データはトラック毎にワウ、フラッグ及びスキ
ューの影響を受けているので、それぞれトラック専用に
復調及び同期検出が復調回路２２ａ〜２２ｎ、同期検出
回路２３ａ〜２３ｎにて行われる。書き込みアドレス発
生回路２４では、各トラックの同期信号を基準にしてそ
れぞれのトラックのブロック内データに対するＴＢＣメ
モリ書き込みアドレスを生成するとともに、４ブロック
分のメモリエリアを指定するための各トラック共通の書
き込みブロックアドレスを発生する。（第２図における
ＴＢＧ書き込みブロックアドレスとして○をつけたもの
） この場合の書き込みブロックアドレスは書き込まれるブ
ロック内のアドレスコードとは直接対応しない。再生デ
ータは指定されたＴＢＣメモリエリアに各トラック時分
割で書き込まれ、約２ブロックの時間遅延の後に、読み
出しアドレス回路２６から供給される読み出しアドレス
（第２図におけるＴＢＧ読み出しブロックアドレスとし
て○を付けだもの）に従ってトラック順に読み出される
０その様子を第２図の波形図に示す。すなわちＴＢＣメ
モリ２５への書き込み段階での再生データは各トラック
とも並列で入力されるが、ＴＢＣメモリ２５からは時間
軸圧縮を行うことによりトラックシリアルで再生データ
を読み出すことが出来る。

トラックシリアルで読み出された再生データは誤り検出
回路２７にて誤りの有無を判定してエラーフラッグを出
力する。

一方アドレスコード予測器２９はデータの再生開始時に
ＴＢＣメモリ２５よシ読み出されたブロックから抽出し
たアドレスコードのうち誤りのないものを１回だけ初期
設定し、以降再生状態が連続する間は１ブロックにしス
テップずつクロックに−Ｃイ：ｙｌ　！Ｊ　１７　）　
ｔ’６９１Ｊ７　ｂ’ｖｘ　ｒ　−）’ｉ％　　　　１
成する。アドレスコード比較器３ｏではＴＢＣメモリ２
５から読み出されたブロックから抽出したアドレスコー
ドと予測アドレスコードの値の差を検出して出力する。

更にアドレス不連続制御回路３１では、アドレスコード
比較器３ｏから出力されるアドレスコードと予測アドレ
スコードとの差、及び誤り検出回路２７からのエラーフ
ラッグにより書き込みアドレス発生回路２４で発生する
ＴＢＣメモリ２６への書き込みブロックアドレスの制御
及び誤り訂正回路２８での訂正操作の制御を決定する。

制御方法を第３図にまとめる。エラーフラッグによりア
ドレスコードの信頼性がないと判断される場合は、すべ
ての制御は行われない。エラーフラッグがなくアドレス
コードの信頼性が高い場合はアドレスコード比較器３０
の比較出力により書き込みアドレス発生回路２４．誤り
訂正回路２８に対する制御を行う。すなわちアドレスコ
ード比較器３ｏで検出されるアドレスコードと予測アド
レスコードとは正常にデータ再生が行われている時には
一致している。

連続エラー等の理由によｐＴＢＣメモリ２５がら読み出
されるブロックのアドレスコード値と予測アドレスコー
ド値との間に差異が検出された場合を考える。差異が±
１ブロックである場合、アドレス不連続制御回路３１は
書き込みアドレス発生回路２４で発生する書き込みブロ
ックアドレスの値を±１だけ変更する（本実施例では書
き込みブロックアドレスに対する制御を±１に限定した
が、これは各トラックに４ブロックあるＴＢＣメモリエ
リア内で書き込みアドレスと読み出しアドレスとが重な
らない範囲内での制御に限定される為であシ、ＴＢＣメ
モリ容量によってはこの限りではない）。この制御によ
り、ＴＢＣメモリ２６から読み出される再生データ列を
数ブロック以内で再び正しい時系列に復帰させることが
できる。但し、正しい時系列に復帰するまでの間ＴＢＣ
メモリ２５から読み出される再生データは、時系列の正
しくないデータである。そこでアドレス不連続制御回路
３１ではアドレスコード比較器３０の比較出力が再び一
致状態に復帰し、かつエラーフラッグによりその比較出
力の信頼性が高いと判断されるまで再生データ内の誤り
の有無に関わらず全データが誤りであると見なした訂正
操作を行うように誤り訂正回路２８を制御する。

次にアドレスコードと予測アドレスコードとの差異が±
２であった場合、本実施例では前述のＴＢＣメモリ容量
の関係から書き込みブロックアドレスの制御を行うのは
危険であると判断し、制御を行わない。従ってこの間Ｔ
ＢＣメモリからは時系列の乱れた再生データが読み出さ
れ誤り訂正回路２８で誤った訂正操作が行われる可能性
があるから、アドレスコード不連続の影響を受けるイン
ターリーブ系列の最大長の時間分だけ誤り訂正回路２８
での訂正操作を禁止し、エラーフラッグの付いたデータ
は訂正不能としてそのままエラーフラッグを付けて出力
するような制御を行うとともに、前記訂正禁止区間終了
後再び正しいアドレスコード値をアドレスコード予測器
２９に初期設定し、通常の状態に復帰する。

以下第４図を用いて連続的にエラーが発生し、再生デー
タに±１ブロックの不連続が検出された場合の上記実施
例の動作について説明する。第４図１において図示した
エラー区間で連続的に工２−が発生し、その間キャプス
タンサーボが乱れテープ走行スピードが定常状態よ）も
遅くなったと仮定する。エラー区間外では第２図に示し
たごとく書き込みアドレス発生回路２４で発生する書き
込みブロックアドレスに従ってＴＢＣメモリ２６の該当
ブロックエリアに各トラック毎に再生データが書き込ま
れる。エラー区間においても書き込みブロックアドレス
は順次インクリメントすることにより生成される。正常
な再生データに復帰した後も数ブロックの間上記書き込
みブロックアドレスの連続性は保たれる。一方ＴＢＣメ
モリ２６から読み出された再生データはトラックシリア
ルで順次誤り検出回路２７で各トラックのブロック内デ
ータに対する誤りのチェックが行われると共にアドレス
コード比較器２９にてブロックから抽出したアドレスコ
づと、アドレスコード予測器２９　　　　　−の出力で
ある予測アドレスコードとの比較が行われる。アドレス
コード予測器２９はデータ再生開始時に正しいアドレス
コード値がプリセットされ、以降順次インクリメントさ
れているから、正常なブロック列がＴＢＣメモリ２５か
ら読み出されている間は予測アドレスコードと実際にＴ
ＢＣメモリ２６から読み出されたブロックから抽出した
アドレスコード値はそのブロックに誤りがない限シ一致
するからアドレス不連続は検出されない。次に第４図Ｉ
においてエラー区間が終了し、ブロック列に乱れが生じ
た場合を考えると正しい再生データがＴＢＣメモリ２５
から読み出された際に、誤りのないブロックから抽出し
たアドレスコード「０」が予測アドレスコードｒＩＪと
異なっている事がアドレスコード比較器３ｏで検出され
る。よってアドレス不連続制御回路３１により書き込み
アドレス発生回路２４で発生する書き込みブロックアド
レスが「■」から「■」に変更され、以降順にインクリ
メントされるように構成されている。

従ってＴＢＣメモリ２６から読み出される再生データの
ブロック列はエラー区間終了後２ブロックで正常なブロ
ック列に復帰させることが出来、正しい系列での誤り訂
正が可能である。（正常なブロック列に復帰するまでの
間の再生データは誤りとして誤り訂正回路２８で訂正操
作を受ける。）第４図■ではエラー区間においてテープ
走行スピードが定常状態より早くなった場合を仮定して
いる。この場合はエラー区間終了後ＴＢＣメモリ２５か
ら読み出された誤りのないブロックのアドレスコード値
が「２」であるのに対し、予測アドレスコード値は「１
」であるから、アドレス不連続制御回路３１により書き
込みブロックアドレスが「■」から「■」に変更され、
よってＴＢＣメモリ２６から読み出された再生データの
ブロック列はエラー区間終了後４ブロックで正常なブロ
ック列に復帰している。（この場合も同様に正しいブロ
ック列に復帰するまでの再生データは誤りとして誤り訂
正回路２８にて訂正操作を受ける。）以上のように本実
施例によればＴＢＣメモリ２６から読み出される再生デ
ータからアドレスコードを分離抽出するとともに誤りの
有無を誤り検出回路２７で判定し、アドレスコードの不
連続をアドレスコード予測器２９及びアドレスコード比
較器３ｏで判断し、アドレス不連続制御回路３１によっ
て書き込みアドレス発生回路２４で発生するＴＢＣメモ
リ２６への書き込みブロックアドレスと誤り訂正回路２
８を制御することにより、複数トラックにデータを分割
して記録再生するディジタル信号記録再生装置において
も各トラック毎にアドレスコードの分離抽出及び誤り検
出回路を設けることなく簡単な構成で再生データ列の連
続性を確保することが出来、従って常に正しい誤り訂正
が保証されることとなる。また従来ＴＢＣメモリへの再
生データの書き込み前に誤りの有無を検出する方式では
必要不可決であった誤り検出までの再生データ遅延回路
（第６図における１２）をも不要となシ、復調されたデ
ータは時間遅れなく直接ＴＢＣメモリに書き込めるから
、複数トラックを用いる場合のみならず、単一トラック
にデータを記録再生するディジタル信号記録再生装置に
おいても回路の簡素化を図ることが可能である。

尚、本実施例では再生データはＴＢＣメモリ２６からト
ラック順に読み出されるから、抽出されるアドレスコー
ド及びエラーフラッグもトラック数分だけの結果が得ら
れることになる。この場合、同一時刻に記録したブロッ
クは各トラックとも同一アドレスコードを有しているか
ら、アドレス不連続制御出力は誤りの見逃しがない限シ
全トラックとも同結果になる。従って誤りのないトラッ
クの結果を全トラックの代表値として用いても良いが、
更に信頼性を向上させる為には、全トラックの結果を多
数決処理して用いてもよい。

また、本実施例では２ビツトのアドレスコードを用いた
が、ビット数は多い方が不連続検出の信頼性は向上する
。

また、本実施例ではＴＢＣｌＣメモリエリアブロックと
したので、制御できる薔き込みブロックアドレスの範囲
を±１ブロックで説明したが、これはＴｌ：ｌＣメモリ
エリアを拡大すればそれに応じて拡大することが可能で
ある。また一旦アドレス　　　　　−不連続制御回路に
よる制御をＴＢＧ書き込みブロックアドレスに対して行
った後は、キャプスタンサーボにより書き込みブロック
アドレスと読み出しブロックアドレスの位相関係は除々
に元の正常な位相に復帰するので、本実施例による連続
エラー区間前後での再生データのブロック列の正常化は
何度でもくシ返し行うことが出来る。

また本実施例は磁気テープを用いたディジタル信号記録
再生装置を例にとって説明したが、記録媒体は磁気テー
プに限らず広い範囲のディジタル信号記録に関して適用
可能であることは言うまでもない。

また、誤り検出符号は単にＣＲＣ符号に限定するもので
はない。

発明の効果 以上のように本発明はＴＢＣメモリと前記ＴＢＣメモリ
の書き込みアドレスを発生する書き込みアドレス発生回
路と、前記ＴＢＣメモリの読み出しアドレスを発生する
読み出しアドレス発生回路と、前記ＴＢＣメモリから読
み出されたブロックのうち少くともアドレスコード及び
ディジタルデータ中の誤りの有無を検出する誤り検出回
路と、所定のブロックのアドレスコード値から１ブロッ
ク毎に順次連続的に巡回する予測アドレスコードを発生
するアドレスコード予測器と前記ＴＢＣメモリから読み
出されたブロックから抽出したアドレスコードと前記予
測アドレスコードの値を比較するアドレスコード比較器
と、前記誤り検出回路の出力と前記アドレスコード比較
器の出力により前記アドレスコードの不連続性を検出し
て前記書き込みアドレス発生回路を制御するアドレス不
連続制御回路と、前記誤り検出回路の出力及び前記アド
レス不連続制御回路の出力により前記ＴＢＣメモリから
読み出されたディジタルデータに対し所定の誤り訂正動
作を行う誤り訂正回路とを備えることにより、特に複数
トラックを用いて記録再生を行うディジタル記録再生装
置においてはＴＢＣメモリへの再生データ書き込み以前
に各トラック独立でのアドレスコード抽出及び誤り検出
回路、更に誤り検出時に必要な再生データの遅延回路を
設ける必要がなく、ち、従って本来の誤り訂正能力を充
分に保証することが可能である。従って機器の信頼性、
小型化、コストダウン等に多大な効果を得ることができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例におけるディジタル信号記録
再生装置の再生回路のブロック図、第２図は第１図のブ
ロック図における波形図、第３図は本発明の一実施例に
おけるアドレス不連続制御回路の制御入出力チャート、
第４図は本発明の一実施例における連続エラ一時の波形
図、第５図は従来例における信号の構成図、第６図は従
来例におけるディジタル信号記録再生装置の再生回路の
ブロック図、第７図は従来例におけるＴＢＣメモリ書き
込みブロックアドレス及び読み出しブロックアドレスを
示した波形図、第８図は従来例におけるパリティ符号の
配置図、第９図は従来例におけるＴＢＣメモリへのデー
タ書き込みにアドレスコードを用いない場合の連続エラ
一時の波形図、第１０図は従来例におけるＴＢＣメモリ
へのデータ書き込みにアドレスコードを用いた場合の連
続エラ一時の波形図である。 ２４・・・・・・書き込みアドレス発生回路、２６・・
・・・・ＴＢＣメモリ、２６・・・・・・読み出しアド
レス発生回路、２７・・・・・・誤り検出回路、２８・
・・・・−誤り訂正回路、２９・・・・・・アドレスコ
ード予測器、３０・・・・・・アドレスコード比較器、
３１・・・・・・アドレス不連続制御回路。 代理人の氏名弁理士　中足　敏　男　ほか１名第３図 ・ム　： 区　　　　　　　　　ト Ｑり 第１０ｖＡ コヒしいハ１リテイ光列 、正しいノでソティ張デ１

Claims (1)

【特許請求の範囲】
1. 記録媒体上から再生された少くとも一定数毎に分割され
   たディジタルデータと、連続的に巡回するアドレスコー
   ドと、少くとも前記ディジタルデータと前記アドレスコ
   ード中の誤りを検出する誤り検出符号でブロックを構成
   するディジタル信号系列の書き込み及び読み出しを行う
   時間軸補正用メモリ（以下ＴＢＣメモリと記す）と、前
   記ＴＢＣメモリの書き込みアドレスを発生する書き込み
   アドレス発生回路と、前記ＴＢＣメモリの読み出しアド
   レスを発生する読み出しアドレス発生回路と、前記ＴＢ
   Ｃメモリから読み出されたブロックのうち、少くとも前
   記ディジタルデータ及び前記アドレスコード中の誤りの
   有無を検出する誤り検出回路と、所定のブロックのアド
   レスコード値から１ブロック毎に順次連続的に巡回する
   予測アドレスコードを発生するアドレスコード予測器と
   、前記ＴＢＣメモリから読み出されたブロックから抽出
   したアドレスコードと前記予測アドレスコードの値を比
   較するアドレスコード比較器と、前記誤り検出回路の出
   力と前記アドレスコード比較器の出力により前記アドレ
   スコードの不連続性を検出して前記書き込みアドレス発
   生回路を制御するアドレス不連続制御回路と、前記誤り
   検出回路の出力及び前記アドレス不連続制御回路の出力
   により前記ＴＢＣメモリから読み出されたディジタルデ
   ータに対し、所定の誤り訂正動作を行う誤り訂正回路と
   で構成したことを特徴とする誤り訂正制御装置。