JPS60253065A - デコーダ装置 - Google Patents
デコーダ装置Info
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- JPS60253065A JPS60253065A JP60104357A JP10435785A JPS60253065A JP S60253065 A JPS60253065 A JP S60253065A JP 60104357 A JP60104357 A JP 60104357A JP 10435785 A JP10435785 A JP 10435785A JP S60253065 A JPS60253065 A JP S60253065A
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- code
- data
- circuit
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- Prior art date
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- Granted
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/935—Regeneration of digital synchronisation signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期コード及びアドレスコードを有するオーデ
ィオ又はビデオデジタルデータの如きデジタルデータを
デコーディングする方式に関する。
ィオ又はビデオデジタルデータの如きデジタルデータを
デコーディングする方式に関する。
本発明はデジタルデータのデコーディング方式に関し、
接続せるデータブロックに関連した同期コード及び夫々
あるデータブロックから次のデータブロックに移る毎に
１ずつ増加するデータブロックアドレスを有するアドレ
スコードを夫々含む入力デジタルデータのデコーディン
グ方式において、入力デジタルデータを検査して同期コ
ードの位置を見付け、連続せるアドレスコードを検査し
て、ブロックアドレスがあるアドレスコードから次のア
ドレスコードに移る毎に１ずつ増加するかどうかを確め
、若しブロックアドレスがあるアドレスから次のアドレ
スに移る毎にｌずつ増加したら、データブロックの次の
デコーディングのために、同期コードを用いて入力デジ
タルデータを整列させるようにすることにより、入力同
期コードに於けるランダムエラーに抗し得、入力デジタ
ルデータに含まれている同期コード及びアドレスコード
の両者を用い得、入力デジタルデータに含まれているア
ドレスコードの、あるデータブロックから次のデータブ
ロックに移る際の前進を検査し得るようにしたものであ
る。
接続せるデータブロックに関連した同期コード及び夫々
あるデータブロックから次のデータブロックに移る毎に
１ずつ増加するデータブロックアドレスを有するアドレ
スコードを夫々含む入力デジタルデータのデコーディン
グ方式において、入力デジタルデータを検査して同期コ
ードの位置を見付け、連続せるアドレスコードを検査し
て、ブロックアドレスがあるアドレスコードから次のア
ドレスコードに移る毎に１ずつ増加するかどうかを確め
、若しブロックアドレスがあるアドレスから次のアドレ
スに移る毎にｌずつ増加したら、データブロックの次の
デコーディングのために、同期コードを用いて入力デジ
タルデータを整列させるようにすることにより、入力同
期コードに於けるランダムエラーに抗し得、入力デジタ
ルデータに含まれている同期コード及びアドレスコード
の両者を用い得、入力デジタルデータに含まれているア
ドレスコードの、あるデータブロックから次のデータブ
ロックに移る際の前進を検査し得るようにしたものであ
る。
例えば、大力ビデオ信号をサンプリングしてデータワー
ドにするために、そのサンプリングされたビデオ信号を
パルスコード変調することによってデジタル化されるビ
デオ信号の場合、データワードをブロック構成にするこ
とは普通に行われていることである。同期コード及びア
ドレスコードは各データブロックに関連せしめられるの
で、アドレスコードはブロックアドレスを含む。このよ
うにして得られた直列デジタルデータは、信号路を通っ
て伝送され、又はデジタルビデオテープレコーダを用い
て記録及び再生される。
ドにするために、そのサンプリングされたビデオ信号を
パルスコード変調することによってデジタル化されるビ
デオ信号の場合、データワードをブロック構成にするこ
とは普通に行われていることである。同期コード及びア
ドレスコードは各データブロックに関連せしめられるの
で、アドレスコードはブロックアドレスを含む。このよ
うにして得られた直列デジタルデータは、信号路を通っ
て伝送され、又はデジタルビデオテープレコーダを用い
て記録及び再生される。
受信又は再生の際、デジタルデータはデコーダに供給さ
れる。デコーダの機能は、同期コードの識別とアドレス
コードのデコーディングである。
れる。デコーダの機能は、同期コードの識別とアドレス
コードのデコーディングである。
同期コードの識別によって、アドレスコード及び関連し
たデータブロックの直列ストリーム中における位置を決
定することができる。アドレスコードのデコーディング
によって、データブロックが、ビデオフィールド又はフ
レーム中のそれらの正しい位置に属していることが分る
。このデコーダとしては、フライホイール回路を有する
デコーダを用いるのが普通である。斯るデコーダは、一
旦入力同期コードにロックすると、例えばデジタルテー
プレコーダにおけるドロップアウトに起因して、入力同
期コード及びアドレスコードが短期間中断しても、同期
コード及びアドレスコードを発生し続ける。
たデータブロックの直列ストリーム中における位置を決
定することができる。アドレスコードのデコーディング
によって、データブロックが、ビデオフィールド又はフ
レーム中のそれらの正しい位置に属していることが分る
。このデコーダとしては、フライホイール回路を有する
デコーダを用いるのが普通である。斯るデコーダは、一
旦入力同期コードにロックすると、例えばデジタルテー
プレコーダにおけるドロップアウトに起因して、入力同
期コード及びアドレスコードが短期間中断しても、同期
コード及びアドレスコードを発生し続ける。
デコーダが斯るフライホイール回路を備えることによっ
て、入力同期コード及びアドレスコードを正確に識別す
る高い確率を得る必要性をそれほど減するものではない
が、その結果少なからずフライホイール回路は迅速且つ
正確にロックされ得る。
て、入力同期コード及びアドレスコードを正確に識別す
る高い確率を得る必要性をそれほど減するものではない
が、その結果少なからずフライホイール回路は迅速且つ
正確にロックされ得る。
デジタルビデオテープレコーダからの再生におけるドロ
ップアウトによる短期間の入力データの全損失に加えて
、記録若しくは再生又はデータの伝送又は処理は、必ず
ランダムエラーを生じる。
ップアウトによる短期間の入力データの全損失に加えて
、記録若しくは再生又はデータの伝送又は処理は、必ず
ランダムエラーを生じる。
デジタルビデオ信号におけるデータワードに関する限り
、エラ′−訂正を用いるのは現在普通であり、そのエラ
ー訂正のあるものは、ランダムエラーの非審に高いレベ
ルの訂正を行なうことが可能である。その結果、デコー
ドされた信号におけるエラーの大きな原因が、ランダム
エラーに直面して、同期コード及びアドレスコードを正
確に識別するデコーダが無いことにある場合は、問題が
生じる。
、エラ′−訂正を用いるのは現在普通であり、そのエラ
ー訂正のあるものは、ランダムエラーの非審に高いレベ
ルの訂正を行なうことが可能である。その結果、デコー
ドされた信号におけるエラーの大きな原因が、ランダム
エラーに直面して、同期コード及びアドレスコードを正
確に識別するデコーダが無いことにある場合は、問題が
生じる。
これは、同期コード及びアドレスコードのランダムエラ
ーからの何らかの保護が必要であることを意味するが、
しかし、エラー訂正を行なうためにのみ含まれているな
んらかの冗長なデータのための過大な経費を伴なわずし
て、その保護が図られることもまた重要である。
ーからの何らかの保護が必要であることを意味するが、
しかし、エラー訂正を行なうためにのみ含まれているな
んらかの冗長なデータのための過大な経費を伴なわずし
て、その保護が図られることもまた重要である。
かかる点に鑑み本発明は、入力デジタルデータに含まれ
ている同期コード及びアドレスコードの両者を用い得、
入力デジタルデータに含まれているアドレスコードの、
あるデータブロックから次のデータブロックに移る際の
前進を検査し得るデジタルデータのデコーディング方式
を提案しようとするものである。
ている同期コード及びアドレスコードの両者を用い得、
入力デジタルデータに含まれているアドレスコードの、
あるデータブロックから次のデータブロックに移る際の
前進を検査し得るデジタルデータのデコーディング方式
を提案しようとするものである。
本発明によるデジタルデータのデコーディング方式は、
連続せるデータブロックに関連した同期コード及び夫々
データブロック毎に１ずつ増加するデータブロックアド
レスを有するアドレスコードを夫々含むデジタルデータ
のデコーディング方式において、入力デジタルデータを
検査して同期コードの位置を見付け、連続せるアドレス
コードを検査して、ブロックアドレスがあるアドレスコ
ードから次のアドレスコードに移る毎に１ずつ増加する
かどうかを確め、若しブロックアドレスがあるアドレス
から次のアドレスに移る毎に１ずつ増加したら、データ
ブロックの次のデコーディングのために、同期コードを
用いて入力デジタルデータを整列させるようにしたもの
である。
連続せるデータブロックに関連した同期コード及び夫々
データブロック毎に１ずつ増加するデータブロックアド
レスを有するアドレスコードを夫々含むデジタルデータ
のデコーディング方式において、入力デジタルデータを
検査して同期コードの位置を見付け、連続せるアドレス
コードを検査して、ブロックアドレスがあるアドレスコ
ードから次のアドレスコードに移る毎に１ずつ増加する
かどうかを確め、若しブロックアドレスがあるアドレス
から次のアドレスに移る毎に１ずつ増加したら、データ
ブロックの次のデコーディングのために、同期コードを
用いて入力デジタルデータを整列させるようにしたもの
である。
第１図は、本発明を通用したデジタルビデオ信号のデコ
ーディングを行う装置の一例を示す。デジタルビデオテ
ープレコーダを用いて記録されるべきビデオ信号はサン
プルされ、そのサンプルされたビデオ信号はパルスコー
ド変調されてデータワードとなされる。このデータワー
ド及び関連したエラー訂正コードは、夫々６６個の８ビ
・２トワードから成るデータサブブロックにて構成され
る。
ーディングを行う装置の一例を示す。デジタルビデオテ
ープレコーダを用いて記録されるべきビデオ信号はサン
プルされ、そのサンプルされたビデオ信号はパルスコー
ド変調されてデータワードとなされる。このデータワー
ド及び関連したエラー訂正コードは、夫々６６個の８ビ
・２トワードから成るデータサブブロックにて構成され
る。
そして、データサブブロックは、対をなすデータブロッ
クを構成するようになされ、その各データブロックは、
いわゆる同期ブロックを形成するための同期コード及び
アドレスコードに関連せしめられている。
クを構成するようになされ、その各データブロックは、
いわゆる同期ブロックを形成するための同期コード及び
アドレスコードに関連せしめられている。
各アドレスコードは、同し１６ビノトから構成され、各
ビットパターンはアドレスコード及びデータブロックに
於いて、統計的に殆んど起り得ないようなパターンに選
ばれている。
ビットパターンはアドレスコード及びデータブロックに
於いて、統計的に殆んど起り得ないようなパターンに選
ばれている。
各アドレスコードは基本的には１６ビツトから構成され
、この１６ビントは８ビツトずつの２つのグループに分
けて考えられ、これらビットは第２図に示すように割当
てられる。即ち、下位８ビツトはブロックアドレスを表
わし、このブロックアドレスは各連続せる同期ブロック
毎に１ずつ増加して、０〜１６９の範囲で循環する数で
ある。上位８ビツトに言及するに、第１のビット、即ち
ＭＳＢはビデオ信号が６２５ライン又は５２５ラインテ
レビジョン方式に関連するものであるかどうかを表わし
、第２及び第３ビツトはデジタルビデオテープレコーダ
におけるヘッド番号を表わし、第４ピントはフレーム番
号を表わし、第５ビツトはフィールド番号を表わし、第
６〜第８ビツトは６２５ラインテレビジョン方式におけ
るθ〜５の範囲のヘッド走査番号又は５２５ラインテレ
ビジョン方式におけるＯ〜４の範囲のヘッド走査番号を
表わす。ここでは特に触れないが、勿論、ビデオ信号に
関連したオーディオ信号が、記録のために同一の方式で
処理され、或いは映像信号を伴わないオーディオ信号が
記録のために一般に同じ形式で処理され得る。
、この１６ビントは８ビツトずつの２つのグループに分
けて考えられ、これらビットは第２図に示すように割当
てられる。即ち、下位８ビツトはブロックアドレスを表
わし、このブロックアドレスは各連続せる同期ブロック
毎に１ずつ増加して、０〜１６９の範囲で循環する数で
ある。上位８ビツトに言及するに、第１のビット、即ち
ＭＳＢはビデオ信号が６２５ライン又は５２５ラインテ
レビジョン方式に関連するものであるかどうかを表わし
、第２及び第３ビツトはデジタルビデオテープレコーダ
におけるヘッド番号を表わし、第４ピントはフレーム番
号を表わし、第５ビツトはフィールド番号を表わし、第
６〜第８ビツトは６２５ラインテレビジョン方式におけ
るθ〜５の範囲のヘッド走査番号又は５２５ラインテレ
ビジョン方式におけるＯ〜４の範囲のヘッド走査番号を
表わす。ここでは特に触れないが、勿論、ビデオ信号に
関連したオーディオ信号が、記録のために同一の方式で
処理され、或いは映像信号を伴わないオーディオ信号が
記録のために一般に同じ形式で処理され得る。
ランダムエラーからの保護のために、同期コード及びア
ドレスコードの両方ともエラー訂正が行なわれる。先ず
、アドレスコードに対する保護について検討する。
ドレスコードの両方ともエラー訂正が行なわれる。先ず
、アドレスコードに対する保護について検討する。
各アドレスコードの１６ビツトは４つの４ビツトコード
に分割される。そして、各４ビツトコードは４−８コー
ドの形で加えられるエラー訂正コードを有している。付
加的に選択されたコードは、４個の１及び４個の０にて
構成することによって、直流成分を無くして、アドレス
コードを磁気記録及び再生に好適ならしめる。かくして
、１６ビツトのアドレスコードは、エラー訂正のコーデ
ィングによって３２ピントに変換される。４−８コード
は１６、即ち２１個の値を全部用いるのではなく、以下
の表に示されるるような１４個の値のみが用いられる。
に分割される。そして、各４ビツトコードは４−８コー
ドの形で加えられるエラー訂正コードを有している。付
加的に選択されたコードは、４個の１及び４個の０にて
構成することによって、直流成分を無くして、アドレス
コードを磁気記録及び再生に好適ならしめる。かくして
、１６ビツトのアドレスコードは、エラー訂正のコーデ
ィングによって３２ピントに変換される。４−８コード
は１６、即ち２１個の値を全部用いるのではなく、以下
の表に示されるるような１４個の値のみが用いられる。
く表〉
再び第２図を参照するに、１６個の値全部ではなく、１
４個の値が、必要なアドレスコードに充当するに充分で
あるが、その理由は、ブロックアドレスが１７０の値を
有し、１４２が１９６であるところから、残りの８ビツ
トが、最初の５ビツトの３２に、最後の３ビツトの最大
値である６を掛けて得られた、最大値である１９２コー
ド値を有しているからである。
４個の値が、必要なアドレスコードに充当するに充分で
あるが、その理由は、ブロックアドレスが１７０の値を
有し、１４２が１９６であるところから、残りの８ビツ
トが、最初の５ビツトの３２に、最後の３ビツトの最大
値である６を掛けて得られた、最大値である１９２コー
ド値を有しているからである。
このアドレスコーディングのフォーマントは、アドレス
コードにおける各８ビツトワードの訂正を可能とするが
、これをいっばいに使うと、かなリゾコーディング処理
の安全性を減少させることになる。有用な選択から選ば
れた訂正のモードは、３２ビツトのアドレスの全体にお
いて、たった１個のエラーが生じるだけである。３２ビ
ツトのアドレスコードを有する約２ ” （ｌｏｇ２（
１９２ｘ １７０ ） ）ビットのアドレス情報がある
ので、エラー訂正のない、デコーディングの安全性は３
２−１５＝ １７ピントである。１個のエラーには３２
個の可能な位置があるので、有効なアドレスコードの数
は２ ” Ｘ ３２ずつ増加せしめられる。この結果、
デコーディングの安全性は、約３２−１５−５ ＝ １
２ビツトとなる。
コードにおける各８ビツトワードの訂正を可能とするが
、これをいっばいに使うと、かなリゾコーディング処理
の安全性を減少させることになる。有用な選択から選ば
れた訂正のモードは、３２ビツトのアドレスの全体にお
いて、たった１個のエラーが生じるだけである。３２ビ
ツトのアドレスコードを有する約２ ” （ｌｏｇ２（
１９２ｘ １７０ ） ）ビットのアドレス情報がある
ので、エラー訂正のない、デコーディングの安全性は３
２−１５＝ １７ピントである。１個のエラーには３２
個の可能な位置があるので、有効なアドレスコードの数
は２ ” Ｘ ３２ずつ増加せしめられる。この結果、
デコーディングの安全性は、約３２−１５−５ ＝ １
２ビツトとなる。
これを以下に更に詳細に説明する。
同期コードの保護について検討する。第３図に示す如く
、デコーディングのためのデータの直列ストリームは、
不変の１６ビツトの同期コードに各対が関連したデータ
サブブロックＤｌａ、Ｄｌｂ。
、デコーディングのためのデータの直列ストリームは、
不変の１６ビツトの同期コードに各対が関連したデータ
サブブロックＤｌａ、Ｄｌｂ。
Ｄ２ａ、Ｄ２ｂ等の対によって形成された夫々の連続せ
るデータブロックを有する連続せる同期ブロックから成
っている。各同期ブロックにおいては、既に述べたよう
に変化する３２ビツトのアドレスコードＡｌ 、Ａ２
、Ａ３．Ａ４等がある。連続せるアドレスコードＡ１等
の中で、ブロックアドレスが１ずつ増加するということ
が、現状における特別な妥当性を有する。
るデータブロックを有する連続せる同期ブロックから成
っている。各同期ブロックにおいては、既に述べたよう
に変化する３２ビツトのアドレスコードＡｌ 、Ａ２
、Ａ３．Ａ４等がある。連続せるアドレスコードＡ１等
の中で、ブロックアドレスが１ずつ増加するということ
が、現状における特別な妥当性を有する。
再生後に１６ビツトの同期コードをテストした時、２つ
の連続した同期コードは連続してデコーディングするた
めに必要である。これにより、３２ビツトまで、同期コ
ードの有効長が広がる。１マツチ（ｍａｔｃｈ ）に２
３２分の１の確率が有り、即ち１対の１６ピントの連続
が同期コードと同じである。３２ビツトの同期コードの
テスト時に、たとえ少なくとも３２マツチの内の３１ピ
ントでも満足される多数論理デコーディング回路を用い
ることによって、効果的なエラー訂正が行われる。この
結果、不正確なデコーディングの確率は２３２分の３３
（３３は略２５に等しい）、即ち、略２２７分の１とな
る。安全性を増加させるための、不正確なデコーディン
グに対するレベルは、それほど高くなく、アドレスコー
ドはこの段階でデコードされ、検査は２つの連続するブ
ロックアドレスの存在に役立つ。
の連続した同期コードは連続してデコーディングするた
めに必要である。これにより、３２ビツトまで、同期コ
ードの有効長が広がる。１マツチ（ｍａｔｃｈ ）に２
３２分の１の確率が有り、即ち１対の１６ピントの連続
が同期コードと同じである。３２ビツトの同期コードの
テスト時に、たとえ少なくとも３２マツチの内の３１ピ
ントでも満足される多数論理デコーディング回路を用い
ることによって、効果的なエラー訂正が行われる。この
結果、不正確なデコーディングの確率は２３２分の３３
（３３は略２５に等しい）、即ち、略２２７分の１とな
る。安全性を増加させるための、不正確なデコーディン
グに対するレベルは、それほど高くなく、アドレスコー
ドはこの段階でデコードされ、検査は２つの連続するブ
ロックアドレスの存在に役立つ。
若し現在のアドレスが前のアドレスと比較されれば、そ
の時たった１つ前のアドレス値が可能となる。前のアド
レスにおける単一エラー訂正は、ファクタ３３だけ有効
なコードの数を増加する。それゆえ、デコーディングの
安全性は３２ビツトから略２７ビソトに減少する。連続
せるアドレスは対を形成するので、正しいアドレス対を
誤ってデコーディングする確率は２−１２ Ｘ ２−２
７ ＝ ２−３９である。それゆえ、誤ってそのアドレ
スをデコーディングする確率は各２３９個の同期ブロッ
クに付き１回に限られ、ビデオ信号における正富なデー
タレートは、秒当り略５０万同期ブロックであるから、
誤ったアドレスをデコーディングする確率は３００〜４
００時間に１回である。
の時たった１つ前のアドレス値が可能となる。前のアド
レスにおける単一エラー訂正は、ファクタ３３だけ有効
なコードの数を増加する。それゆえ、デコーディングの
安全性は３２ビツトから略２７ビソトに減少する。連続
せるアドレスは対を形成するので、正しいアドレス対を
誤ってデコーディングする確率は２−１２ Ｘ ２−２
７ ＝ ２−３９である。それゆえ、誤ってそのアドレ
スをデコーディングする確率は各２３９個の同期ブロッ
クに付き１回に限られ、ビデオ信号における正富なデー
タレートは、秒当り略５０万同期ブロックであるから、
誤ったアドレスをデコーディングする確率は３００〜４
００時間に１回である。
更に同期コードが正しい位置にあれば、アドレスコーデ
ィングは動作し、若し間違った同期コードが検出されれ
ば、その時はアドレスコードによって与えられた付加的
な検査によって必要な安全性を確保する。同期コード及
びアドレスコードが間違って検出される可能性は頗る高
い。その確率は同期コード及びアドレスコードの独立な
欠除の積、即ち２−ｎ ｘ ２−ｎ−２−６６である。
ィングは動作し、若し間違った同期コードが検出されれ
ば、その時はアドレスコードによって与えられた付加的
な検査によって必要な安全性を確保する。同期コード及
びアドレスコードが間違って検出される可能性は頗る高
い。その確率は同期コード及びアドレスコードの独立な
欠除の積、即ち２−ｎ ｘ ２−ｎ−２−６６である。
２５０Ｍビット／ ｓｅｃのデータレートにおいて、こ
れの生じる確率は高々 １００万年に１回程度以下であ
る。
れの生じる確率は高々 １００万年に１回程度以下であ
る。
デジタルビデオ信号をデコーディングする装置の具体例
を第１図を参照して説明する。この装置は、再生後又は
伝送後にデジタルビデオ信号から形成された入力データ
が供給される入力端子（１）を有する。入力端子（１）
は同期ブロック遅延手段（２）に接続される。同期ブロ
ック遅延手段（２）の入力端子及び出力端子からの各デ
ータは夫々バレルローチー９３フ回路（ｂａｒｒｅｌ
ｒｏｔａｔｉｏｎｃｉｒｃｕｉｔｓ） （３） 、（４
）及び同期コードデコーダ（５）の両入力端子に供給さ
れる。同期コードデコーダ（５）は、制御信号をバレル
ローテーション回路（３）及び（４）並びに同期及びア
ドレスコード分析回路（６）に供給する。バレルローテ
ーション回路（３）及び（４）はその出力を夫々アドレ
スデコーダ（７）及び（８）に供給し、各アドレスデコ
ーダ（７）及び（８）はデコードされたブロックアドレ
スを夫々アドレス比較回路（９）の入力端子に供給し、
アドレスデコーダ（８）から供給されたブロックアドレ
スは初めにアドレス前進回路（１０）によって１ずつ増
加せしめられる。アドレス比較回路（９）は制御信号を
同期コード及びアドレスコード分析回路（６）に供給し
、一方アドレスデコーダ（８）がらのブロックアドレス
は同期コード及びアドレスコードフライホイール回路（
１１）に供給される。更に、同期コード及びアドレス分
析回路（６）は制御信号をバレルローテーション回路（
１２）に供給する。
を第１図を参照して説明する。この装置は、再生後又は
伝送後にデジタルビデオ信号から形成された入力データ
が供給される入力端子（１）を有する。入力端子（１）
は同期ブロック遅延手段（２）に接続される。同期ブロ
ック遅延手段（２）の入力端子及び出力端子からの各デ
ータは夫々バレルローチー９３フ回路（ｂａｒｒｅｌ
ｒｏｔａｔｉｏｎｃｉｒｃｕｉｔｓ） （３） 、（４
）及び同期コードデコーダ（５）の両入力端子に供給さ
れる。同期コードデコーダ（５）は、制御信号をバレル
ローテーション回路（３）及び（４）並びに同期及びア
ドレスコード分析回路（６）に供給する。バレルローテ
ーション回路（３）及び（４）はその出力を夫々アドレ
スデコーダ（７）及び（８）に供給し、各アドレスデコ
ーダ（７）及び（８）はデコードされたブロックアドレ
スを夫々アドレス比較回路（９）の入力端子に供給し、
アドレスデコーダ（８）から供給されたブロックアドレ
スは初めにアドレス前進回路（１０）によって１ずつ増
加せしめられる。アドレス比較回路（９）は制御信号を
同期コード及びアドレスコード分析回路（６）に供給し
、一方アドレスデコーダ（８）がらのブロックアドレス
は同期コード及びアドレスコードフライホイール回路（
１１）に供給される。更に、同期コード及びアドレス分
析回路（６）は制御信号をバレルローテーション回路（
１２）に供給する。
このバレルローテーション回路（１２）は同期フロック
遅延手段（２）の出力端子からのデータを受け取り、そ
のデータを同期コード及びアドレスコード挿入回路（１
３）に供給する。この挿入回路（１３）は必要な同期コ
ード及びアドレスコードを受け取り、これを同期コード
及びアドレスコードフライホイール回路（１１）からの
データに挿入する。同期コード及びアドレスコード挿入
回路（１３）は、データをデコードし、ビデオ信号に戻
す続く処理のために、挿入された同期コード及びアドレ
スコードを含む出力データを出力端子（１４）に供給す
る。
遅延手段（２）の出力端子からのデータを受け取り、そ
のデータを同期コード及びアドレスコード挿入回路（１
３）に供給する。この挿入回路（１３）は必要な同期コ
ード及びアドレスコードを受け取り、これを同期コード
及びアドレスコードフライホイール回路（１１）からの
データに挿入する。同期コード及びアドレスコード挿入
回路（１３）は、データをデコードし、ビデオ信号に戻
す続く処理のために、挿入された同期コード及びアドレ
スコードを含む出力データを出力端子（１４）に供給す
る。
次にこの装置の動作を説明しよう。先ず、入力端子（１
）に供給された入力データは、たぶん整列された８ビツ
トワードのビット連続を有せず、同期ブロック遅延手段
（２）は、信号を所定の間隔をおいて同期コードデコー
ダ（５）に供給する。
）に供給された入力データは、たぶん整列された８ビツ
トワードのビット連続を有せず、同期ブロック遅延手段
（２）は、信号を所定の間隔をおいて同期コードデコー
ダ（５）に供給する。
同期コードデコーダ（５）は、これが正確に少なくとも
３２ビット同期コードの内の３１ビツトをｔＸｌｉ＆す
る場合に、デコーダ（５）のプログラマブルリードオン
リーメモリによって検出された同期コードの位相に応じ
て、データをバレルローテーション回路（３）、（４）
によってバレル回転させる。
３２ビット同期コードの内の３１ビツトをｔＸｌｉ＆す
る場合に、デコーダ（５）のプログラマブルリードオン
リーメモリによって検出された同期コードの位相に応じ
て、データをバレルローテーション回路（３）、（４）
によってバレル回転させる。
そして、各バレルローテーション回路（３）。
（４）の出力は、夫々アドレスデコーダ（７）。
（８）によって８−４デコードされ、各デコーダ（７）
、（８）は、アドレスコードをデコードし、単一のエラ
ー識別及び訂正を行ない、更にフラグシグナルを加えて
、これが終了したことを示すフラグシグナルを加えるプ
ログラマブルリードオンリーメモリを有する。２つのエ
ラー検出もまた異なるフラグ信号によって示されるが、
この検出の精度は独立には保証され得ない。そして、ア
ドレス比較回路（９）は、アドレスデコーダ（７）。
、（８）は、アドレスコードをデコードし、単一のエラ
ー識別及び訂正を行ない、更にフラグシグナルを加えて
、これが終了したことを示すフラグシグナルを加えるプ
ログラマブルリードオンリーメモリを有する。２つのエ
ラー検出もまた異なるフラグ信号によって示されるが、
この検出の精度は独立には保証され得ない。そして、ア
ドレス比較回路（９）は、アドレスデコーダ（７）。
（８）によって得られた２つの連続せるブロックアドレ
スを比較し、ブロックアドレスは、アドレスデコーダ（
８）によって供給されたアドレス前進回路（１０）によ
って１ずつ前進せしめられる。
スを比較し、ブロックアドレスは、アドレスデコーダ（
８）によって供給されたアドレス前進回路（１０）によ
って１ずつ前進せしめられる。
比較の結果は、上述したエラーフラグと共に同期コード
及びアドレスコード分析回路（６）に供給され、この回
路（６）はエラー分析のためのプログラマブルリードオ
ンリーメモリををする。若し、後者のブロックアドレス
が前のブロックアドレスよりも１つ多いことが検出され
、エラーが検出されないか、又は単一エラーが検出され
て訂正されれば、アドレスデコーダ（８）からの８−４
デコードされた１６ビツトのアドレスコードは同期コー
ド及びアドレスコードフライホイール回路（１１）にロ
ードされる。同様に同期コードデコーダ（５）からのデ
ータスタートパルスは同期コード及びアドレスコードフ
ライホイール回路（１１）にロードせしめる。同期コー
ド及びアドレスコード分析回路（６）は信号をバレルロ
ーテーション回路（１２）に供給してデータの正しいロ
ーテーションを確認する。そして、同期コード及びアド
レスコードフライホイール回路（１１）は同期コード及
びアドレスコードを同期コードアドレスコード挿入回路
（１３）に供給して、データが出力端子（１４）に供給
される手前で、オリジナル同期アドレスコードに挿入す
る。
及びアドレスコード分析回路（６）に供給され、この回
路（６）はエラー分析のためのプログラマブルリードオ
ンリーメモリををする。若し、後者のブロックアドレス
が前のブロックアドレスよりも１つ多いことが検出され
、エラーが検出されないか、又は単一エラーが検出され
て訂正されれば、アドレスデコーダ（８）からの８−４
デコードされた１６ビツトのアドレスコードは同期コー
ド及びアドレスコードフライホイール回路（１１）にロ
ードされる。同様に同期コードデコーダ（５）からのデ
ータスタートパルスは同期コード及びアドレスコードフ
ライホイール回路（１１）にロードせしめる。同期コー
ド及びアドレスコード分析回路（６）は信号をバレルロ
ーテーション回路（１２）に供給してデータの正しいロ
ーテーションを確認する。そして、同期コード及びアド
レスコードフライホイール回路（１１）は同期コード及
びアドレスコードを同期コードアドレスコード挿入回路
（１３）に供給して、データが出力端子（１４）に供給
される手前で、オリジナル同期アドレスコードに挿入す
る。
デジタルビデオ信号は定速度で再生され、しかしそれば
スローモーションモードにおいて非常に満足すべき動作
に充分であり、更に同期コード及びアドレスコードを検
査して、その位置決めをする窓が１同期ブロックよりわ
ずかに多いと認識される、上述した仮定の非富に高い安
全性は、高速モードにおける満足すべき動作に遥に不満
である。
スローモーションモードにおいて非常に満足すべき動作
に充分であり、更に同期コード及びアドレスコードを検
査して、その位置決めをする窓が１同期ブロックよりわ
ずかに多いと認識される、上述した仮定の非富に高い安
全性は、高速モードにおける満足すべき動作に遥に不満
である。
勿論種々の変形が可能で、特に同期コード及びアドレス
コードの数及びデータブロックにおけるデータワードの
数は本発明の主旨を逸脱しない範囲で変更可能である。
コードの数及びデータブロックにおけるデータワードの
数は本発明の主旨を逸脱しない範囲で変更可能である。
上述せる本発明によれば、入力デジタルデータにりまれ
でいる同期コード及びアドレスコードの両者を用い得、
入力デジタルデータに含まれているアドレスコードの、
あるデータブロックから次のデータブロックに移る際の
前進を検査し得るデジタルデータのデコーディング方式
を得ることができる。
でいる同期コード及びアドレスコードの両者を用い得、
入力デジタルデータに含まれているアドレスコードの、
あるデータブロックから次のデータブロックに移る際の
前進を検査し得るデジタルデータのデコーディング方式
を得ることができる。
第１図は本発明を通用したデジタルビデオ信号をデコー
ドする装置の一例を示すブロック線図、第２図はデジタ
ルビデオ信号のアドレスコードのフォーマントを示す説
明図、第３図はデジタルビデオ信号のフォーマットを示
す説明図である。 ロロロユニニコロニーコ Ｔイα８仁°ット ｌンイａδ仁′・汁アＨルス］−ト
の説明図 第２図 Ｓ ＡＸ Ｄ２ａ Ｄ２ｂ Ｓ Ａ３ Ｄ３ｔｒロロロ
ニニニコロ二一コロロロニニ―
ドする装置の一例を示すブロック線図、第２図はデジタ
ルビデオ信号のアドレスコードのフォーマントを示す説
明図、第３図はデジタルビデオ信号のフォーマットを示
す説明図である。 ロロロユニニコロニーコ Ｔイα８仁°ット ｌンイａδ仁′・汁アＨルス］−ト
の説明図 第２図 Ｓ ＡＸ Ｄ２ａ Ｄ２ｂ Ｓ Ａ３ Ｄ３ｔｒロロロ
ニニニコロ二一コロロロニニ―
Claims (1)
- 【特許請求の範囲】 連続せるデータブロックに関連した同期コード及び夫々
あるデータブロックから次のデータブロックに移る毎に
１ずつ増加するデータブロックアドレスを有するアドレ
スコードを夫々含む入力デジタルデータのデコーディン
グ方式において、入力デジタルデータを検査して上記同
期コードの位置を見付け、 上記連続せるアドレスコードを検査して、上記ブロック
アドレスがあるアドレスコードから次のアドレスコード
に移る毎に１ずつ増加するかどうかを確め、 若し上記ブロックアドレスがあるアドレスから次のアド
レスに移る毎に１ずつ増加したら、上記データブロック
の次のデコーディングのために、上記同期コードを用い
て入力デジタルデータを整列させるようにしたことを特
徴とするデジタルデータのデコーディング方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8412500 | 1984-05-16 | ||
| GB08412500A GB2159020B (en) | 1984-05-16 | 1984-05-16 | Methods of and apparatus for use in decoding digital data |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60253065A true JPS60253065A (ja) | 1985-12-13 |
| JPH07107779B2 JPH07107779B2 (ja) | 1995-11-15 |
Family
ID=10561045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60104357A Expired - Lifetime JPH07107779B2 (ja) | 1984-05-16 | 1985-05-16 | デコーダ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4680766A (ja) |
| EP (1) | EP0164891B1 (ja) |
| JP (1) | JPH07107779B2 (ja) |
| AT (1) | ATE49092T1 (ja) |
| DE (1) | DE3575063D1 (ja) |
| GB (1) | GB2159020B (ja) |
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| US6175943B1 (en) | 1997-12-17 | 2001-01-16 | Samsung Electronics Co., Ltd. | Apparatus for controlling addresses of symbol data for error correction |
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| US4680766A (en) | 1987-07-14 |
| GB2159020B (en) | 1987-11-18 |
| DE3575063D1 (de) | 1990-02-01 |
| GB8412500D0 (en) | 1984-06-20 |
| JPH07107779B2 (ja) | 1995-11-15 |
| GB2159020A (en) | 1985-11-20 |
| ATE49092T1 (de) | 1990-01-15 |
| EP0164891A1 (en) | 1985-12-18 |
| EP0164891B1 (en) | 1989-12-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |