JPS60120448A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS60120448A JPS60120448A JP58228689A JP22868983A JPS60120448A JP S60120448 A JPS60120448 A JP S60120448A JP 58228689 A JP58228689 A JP 58228689A JP 22868983 A JP22868983 A JP 22868983A JP S60120448 A JPS60120448 A JP S60120448A
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- JP
- Japan
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はデータ処理システムに関し、特に夫々同期用デ
ータ、メモリへの書込み用アドレスデータ及び情報デー
タを含む複数のデータブロックを伝送後、少くとも一部
をメモリに書込むためのデータ処理システムに関する。
ータ、メモリへの書込み用アドレスデータ及び情報デー
タを含む複数のデータブロックを伝送後、少くとも一部
をメモリに書込むためのデータ処理システムに関する。
（従来技術の説明）
一般にこの種のデータ処理システムにおいては、伝送後
、例えば記録再生が行われた後、符号誤りの補正や情報
データの配列等の処理を行う必要があるため、伝送され
たデータを再びＲＡＭ （ラン息 ダムアクセスメモリ）等のメモリに一担書込まなければ
ならない。その際データの書込み位置については全てそ
の前につけ加えられているアドレスデータに従ってメモ
リの所定の位置に書込まれなければならない。
、例えば記録再生が行われた後、符号誤りの補正や情報
データの配列等の処理を行う必要があるため、伝送され
たデータを再びＲＡＭ （ラン息 ダムアクセスメモリ）等のメモリに一担書込まなければ
ならない。その際データの書込み位置については全てそ
の前につけ加えられているアドレスデータに従ってメモ
リの所定の位置に書込まれなければならない。
ところがアドレスデータについても情報データと同様に
伝送されるのであるから、ドロップアウト、ジッタ、符
号量干渉等の原因で符号誤りを生じる可能性がある。従
って伝送されたアドレスデータに応じて常に情報データ
のメモリへの書込みを行うことはかなりの危険性を伴う
。
伝送されるのであるから、ドロップアウト、ジッタ、符
号量干渉等の原因で符号誤りを生じる可能性がある。従
って伝送されたアドレスデータに応じて常に情報データ
のメモリへの書込みを行うことはかなりの危険性を伴う
。
そこでこのアドレスデータと同時に各データブロック中
の同期用データをカウントすることによってアドレスデ
ータと同様のデータを作り出す、所謂内部アドレスカウ
ンタを用いてメモリへの書込み位置を制御する方法もあ
る。しかしアドレスカウンタも、伝送された同期用デー
タをカウントするものであるから、同期用データの欠損
や雑音等によってカウント値が狂ってしまう危険性があ
る。特にこの場合には一度カウントミスを犯すとそれ以
降に伝送されてくるデータが全て無効になってしまうと
いう危険性を伴っている。
の同期用データをカウントすることによってアドレスデ
ータと同様のデータを作り出す、所謂内部アドレスカウ
ンタを用いてメモリへの書込み位置を制御する方法もあ
る。しかしアドレスカウンタも、伝送された同期用デー
タをカウントするものであるから、同期用データの欠損
や雑音等によってカウント値が狂ってしまう危険性があ
る。特にこの場合には一度カウントミスを犯すとそれ以
降に伝送されてくるデータが全て無効になってしまうと
いう危険性を伴っている。
（発明の目的）
本発明は上述の如き欠点に鑑みメモリへの書込み位置を
極めて正確に制御することのできるデータ処理システム
を提供することを目的とする。
極めて正確に制御することのできるデータ処理システム
を提供することを目的とする。
（実施例による説明）
以下、本発明のデータ処理システムをビデオチー７’レ
コーダ（Ｖ Ｔ Ｒ）におけるデジタルオーディオ信号
の記録再生系に適用した実施例を用いて詳細に説明する
。
コーダ（Ｖ Ｔ Ｒ）におけるデジタルオーディオ信号
の記録再生系に適用した実施例を用いて詳細に説明する
。
第１図は本発明の実施例となるＶＴＲのテープ走行系を
示す概略図である。第１図において１は回転ドラム、２
．ろは夫々回転ヘッド、４は磁気テープ、５，６，７．
８は夫々テープ４をカセッ）１０より引出してドラム１
に巻装するための移動ガイドポスト、１１，１２はガイ
ドボストである。図示の如くドラム１上に１８００の位
相差を持って配置されたヘッド２，６は夫々、図中点Ａ
がら点Ｂに移動中にディジタルオーディオ信号を、点Ｂ
から点Ｃに移動中にはビデオ信号を、テープ４上にヘリ
カルトラックを形成しつつ記録する。
示す概略図である。第１図において１は回転ドラム、２
．ろは夫々回転ヘッド、４は磁気テープ、５，６，７．
８は夫々テープ４をカセッ）１０より引出してドラム１
に巻装するための移動ガイドポスト、１１，１２はガイ
ドボストである。図示の如くドラム１上に１８００の位
相差を持って配置されたヘッド２，６は夫々、図中点Ａ
がら点Ｂに移動中にディジタルオーディオ信号を、点Ｂ
から点Ｃに移動中にはビデオ信号を、テープ４上にヘリ
カルトラックを形成しつつ記録する。
第２図は第１図のＶＴＲによるテープ４上の記録フォー
マットを示す図である。第２図に示いて１６は１フィー
ルド分のビデオ信号が記録される領域、１４は１フィー
ルド期間分のディジタルオーディオ信号が記録される領
域である。領域１４に記録されるディジタルオーディオ
信号は例えばサンプリングしたオーディオ信号をＰＣＭ
化し、更に時間軸圧縮してＦＭ変調記録したものとする
。
マットを示す図である。第２図に示いて１６は１フィー
ルド分のビデオ信号が記録される領域、１４は１フィー
ルド期間分のディジタルオーディオ信号が記録される領
域である。領域１４に記録されるディジタルオーディオ
信号は例えばサンプリングしたオーディオ信号をＰＣＭ
化し、更に時間軸圧縮してＦＭ変調記録したものとする
。
次にこのディジタルオーディオ信号のデータフォーマッ
トの一例を第６図を用いて説明する。第６図に示すフォ
ーマットは１フィールド期間分のオーディオ信号であり
、サンプリング周波数はフィールド周波数をｆ、とじた
時４ｓｏｆｖとする。第６図においてｂＯ〜ｂ１１９は
夫々データブロックを示す。
トの一例を第６図を用いて説明する。第６図に示すフォ
ーマットは１フィールド期間分のオーディオ信号であり
、サンプリング周波数はフィールド周波数をｆ、とじた
時４ｓｏｆｖとする。第６図においてｂＯ〜ｂ１１９は
夫々データブロックを示す。
またＡＯ〜Ａ１１９は夫々アドレス指定用データワード
、ＱＯＮＱ１１９及びＰＯ〜Ｐ１１９は夫々誤り訂正用
パリティワード、ＬＯ〜Ｌ４７９はＬチャンネルのオー
ディオ信号のデータワード、ＲＯ〜Ｒ４７９はＲチャン
ネルのオーディオ信号のデータワードである。
、ＱＯＮＱ１１９及びＰＯ〜Ｐ１１９は夫々誤り訂正用
パリティワード、ＬＯ〜Ｌ４７９はＬチャンネルのオー
ディオ信号のデータワード、ＲＯ〜Ｒ４７９はＲチャン
ネルのオーディオ信号のデータワードである。
各データブロックには１１の部分の同期用データ、アド
レス指定用データワード、８ワードのオーディオ信号デ
ータ、２ワードの誤り訂正用データ、及Ｕ １１３ （
Ｄ ＣＲＣＣ（Ｏｙｃｌｉｃ Ｒｅｃｌｕｎ＋ｌａｍｃ
ｙ Ｇｈｅｃｋ ６ｏｌｅ） カ含マれている。尚、例
えば１１は６ビツ） 、１２Ｎ１１２は夫夫８ビツト、
ｅ１３は１６ビツトで構成する。上述のパリティワード
の形成は周知のクロスインターリーブ法も用いており、
もちろん図示の如き所謂ワードインターリーブも用いら
れている。
レス指定用データワード、８ワードのオーディオ信号デ
ータ、２ワードの誤り訂正用データ、及Ｕ １１３ （
Ｄ ＣＲＣＣ（Ｏｙｃｌｉｃ Ｒｅｃｌｕｎ＋ｌａｍｃ
ｙ Ｇｈｅｃｋ ６ｏｌｅ） カ含マれている。尚、例
えば１１は６ビツ） 、１２Ｎ１１２は夫夫８ビツト、
ｅ１３は１６ビツトで構成する。上述のパリティワード
の形成は周知のクロスインターリーブ法も用いており、
もちろん図示の如き所謂ワードインターリーブも用いら
れている。
上述の如きフォーマットにより得られたデータマトリク
スは、夫々アドレスデータ及び同期用データを有するデ
ータブロックの単位で第４図に示す如く順次伝送される
。そして１つのデータマトリクスが領域１４に納まる如
く記録されていく。
スは、夫々アドレスデータ及び同期用データを有するデ
ータブロックの単位で第４図に示す如く順次伝送される
。そして１つのデータマトリクスが領域１４に納まる如
く記録されていく。
つまりｂｏの６ビツトの同期用データに続いてＡＯ。
ＱＯ，ＬＯ，Ｌ６０． Ｌ１２０． Ｌ１８０． ＰＯ
，Ｌ２４０． Ｌ３００． Ｌ３６０． Ｌ４２０゜ｂ
ｏのＧＲＯｏ 、 １）１の同期用データ、Ａ１． Ｑ
ｌ、 ＲＯ，Ｒ６０ｍ 拳−という具合にｂ１１９の０
ＲＯＯまで記録される。
，Ｌ２４０． Ｌ３００． Ｌ３６０． Ｌ４２０゜ｂ
ｏのＧＲＯｏ 、 １）１の同期用データ、Ａ１． Ｑ
ｌ、 ＲＯ，Ｒ６０ｍ 拳−という具合にｂ１１９の０
ＲＯＯまで記録される。
次にこれを再生する場合には、ＣＲＣＣによって各デー
タブロックにおける誤りを検出したのちに、パリティワ
ードを用いてマトリクス全体を通じて検索を行う必要が
ある。そのため再びこれらを一担ＲＡＭ等のメモリに入
れてから処理を行わねばならない。その際１０ワードの
データは全てその直前につけ加えられているアドレスデ
ータに従ってＲＡＭに書込まれる。
タブロックにおける誤りを検出したのちに、パリティワ
ードを用いてマトリクス全体を通じて検索を行う必要が
ある。そのため再びこれらを一担ＲＡＭ等のメモリに入
れてから処理を行わねばならない。その際１０ワードの
データは全てその直前につけ加えられているアドレスデ
ータに従ってＲＡＭに書込まれる。
第５図はこうして書込まれたＲＡＭ上の様子を示す図で
ある。上述した各データブロックの１０ワードテータは
各アドレスＡＯ−Ａｌ１９に対応するＲＡＭ上の領域に
記録される。またこの後各ブロツクに対応する第５図の
Ｆｒａｇに示す部分には１０ワードデータの各ワードに
対応した誤り検紫結果のデータが書込まれる。このデー
タ（フラッグデータ）は１〜１０ワードの各ワードの正
誤を０”または１”で書込むものとする。即ちＦｒａｇ
部分は最低１０ビツト （例えば２バイト＝１６ビツト
）あれば良い。
ある。上述した各データブロックの１０ワードテータは
各アドレスＡＯ−Ａｌ１９に対応するＲＡＭ上の領域に
記録される。またこの後各ブロツクに対応する第５図の
Ｆｒａｇに示す部分には１０ワードデータの各ワードに
対応した誤り検紫結果のデータが書込まれる。このデー
タ（フラッグデータ）は１〜１０ワードの各ワードの正
誤を０”または１”で書込むものとする。即ちＦｒａｇ
部分は最低１０ビツト （例えば２バイト＝１６ビツト
）あれば良い。
こうして１フィールド期間分のオーディオ信号に対応す
るデータがＲＡＭ上に書込まれるのであるが、この前に
ＣＭΩこより各データブロック毎にデータ誤りが検出さ
れている。この時ＣＲＣΩこよって１つのデータブロッ
クに誤りが検出された時には１０ワードデータもしくは
アドレスデータのどこかに誤りが生じていることになる
。つまりアドレスデータが誤りを生じていることが考え
られる。
るデータがＲＡＭ上に書込まれるのであるが、この前に
ＣＭΩこより各データブロック毎にデータ誤りが検出さ
れている。この時ＣＲＣΩこよって１つのデータブロッ
クに誤りが検出された時には１０ワードデータもしくは
アドレスデータのどこかに誤りが生じていることになる
。つまりアドレスデータが誤りを生じていることが考え
られる。
従ってこの場合には前述した様にアドレスデータにＲＡ
Ｍに書込む場合には大きな危険性を伴う。
Ｍに書込む場合には大きな危険性を伴う。
つまりアドレスデータが課っているとそのブロックのデ
ータが無効になるだけでなく全てのデータについての誤
り検出に対しても悪影春が生じる。
ータが無効になるだけでなく全てのデータについての誤
り検出に対しても悪影春が生じる。
第６図は本発明の実施例としてのＶＴＲの再生データ処
理系を示すブロック図である。第６図において２１は、
ヘッド２．６により再生され、ＦＭ復調されたデータが
入力される端子である。この時のデータの人力形態は第
４図に示す様な形態である。この人力データはＣＲＣＣ
チェック回路２２、同期信号検出回路２６、データセパ
レータ２５へ供給され、回路２２では前述したＣＲＣＣ
が回路２６では同期用データがセパレータ２５ではアド
レスデータと１０ワードデータが夫々分離される。
理系を示すブロック図である。第６図において２１は、
ヘッド２．６により再生され、ＦＭ復調されたデータが
入力される端子である。この時のデータの人力形態は第
４図に示す様な形態である。この人力データはＣＲＣＣ
チェック回路２２、同期信号検出回路２６、データセパ
レータ２５へ供給され、回路２２では前述したＣＲＣＣ
が回路２６では同期用データがセパレータ２５ではアド
レスデータと１０ワードデータが夫々分離される。
同期信号検出回路２３で検出された同期用データを規準
にデータセパレータ２５は動作する。一方この検出され
た同期用データは内部カウンタ２４へ供給され、該カウ
ンタ２４でこの同期用データをカウントすることによっ
て現在入力されているデータブロックの書込まれるべき
アドレスを知ることができる。
にデータセパレータ２５は動作する。一方この検出され
た同期用データは内部カウンタ２４へ供給され、該カウ
ンタ２４でこの同期用データをカウントすることによっ
て現在入力されているデータブロックの書込まれるべき
アドレスを知ることができる。
データセパレータ２５の出力はアドレス抜取回路２６に
供給きれ、該回路２６にてアドレスデータが分離される
。こうして得られたアドレスデータと前述のカウンタ２
４より出力されるアドレス値とは比較回路２７に供給さ
れ、これら２つのデータの値が一致しているかどうかが
判別される。
供給きれ、該回路２６にてアドレスデータが分離される
。こうして得られたアドレスデータと前述のカウンタ２
４より出力されるアドレス値とは比較回路２７に供給さ
れ、これら２つのデータの値が一致しているかどうかが
判別される。
この判別出力は制御回路２８に供給される。また制御回
路２ＢにはＣ［’Ｃチェック回路２２より得られた各デ
ータブロックの誤り検出出力が供給されている。制御回
路２８はこれら２つの情報をもとにデータセレクタ２９
を制御スる。
路２ＢにはＣ［’Ｃチェック回路２２より得られた各デ
ータブロックの誤り検出出力が供給されている。制御回
路２８はこれら２つの情報をもとにデータセレクタ２９
を制御スる。
データセレクタ２９は制御回路２８の出力に基いてＲＡ
Ｍ３０への１０ワードデータの書込みアドレスを、内部
カウンタ２４の出力に応じて決定するかアドレス抜取回
路２６で抜取られたアドレスデータに応じて決定するか
を選択する。今、ＣＲＣＣのチェック出力が「正」に対
応する出力であればアドレス抜取回路２６で抜取られた
アドレスデータには誤りが発生していないので、セレク
タ２９のＡ端子を介したアドレスデータを用いてＲＡＭ
３０へのデータの書込みを行う。但し、このアドレスデ
ータと内部カウンタ２４の出力とが一致している時には
どちらを用いてもよい。一方ＣＩ（ｃＣのチェック出力
が「誤」に対応する出力であればアドレス抜取回路２６
で抜取られたアドレスデータを用いると危険であるため
、内部カウンタ２４の出力を用いることが望ましい。特
にこの時比較回路２７にて、アドレス抜取回路より抜取
られたアドレスデータと内部カウンタ２４の出力とが一
致していないと判別した時には、アドレスデータに誤り
を生じている可能性が極めて高いので、内部カウンタ２
４の出力をセレクタ２９のＢ端子を介してＲＡＭ３Ｑへ
供給して書込みアドレスの制御を行う。但しこの場合に
も、抜取られたアドレスデータと内部カウンタ２４の出
力とが一致している時にはどちらを用いても良い。この
時は抜取られたアドレスデータと内部カウンタ２４の出
力が両方共誤りのないものと考えるのが自然である。
Ｍ３０への１０ワードデータの書込みアドレスを、内部
カウンタ２４の出力に応じて決定するかアドレス抜取回
路２６で抜取られたアドレスデータに応じて決定するか
を選択する。今、ＣＲＣＣのチェック出力が「正」に対
応する出力であればアドレス抜取回路２６で抜取られた
アドレスデータには誤りが発生していないので、セレク
タ２９のＡ端子を介したアドレスデータを用いてＲＡＭ
３０へのデータの書込みを行う。但し、このアドレスデ
ータと内部カウンタ２４の出力とが一致している時には
どちらを用いてもよい。一方ＣＩ（ｃＣのチェック出力
が「誤」に対応する出力であればアドレス抜取回路２６
で抜取られたアドレスデータを用いると危険であるため
、内部カウンタ２４の出力を用いることが望ましい。特
にこの時比較回路２７にて、アドレス抜取回路より抜取
られたアドレスデータと内部カウンタ２４の出力とが一
致していないと判別した時には、アドレスデータに誤り
を生じている可能性が極めて高いので、内部カウンタ２
４の出力をセレクタ２９のＢ端子を介してＲＡＭ３Ｑへ
供給して書込みアドレスの制御を行う。但しこの場合に
も、抜取られたアドレスデータと内部カウンタ２４の出
力とが一致している時にはどちらを用いても良い。この
時は抜取られたアドレスデータと内部カウンタ２４の出
力が両方共誤りのないものと考えるのが自然である。
こうしてセレクタ２９で選択出力されたアドレス値に応
じてＲＡＭ３０への書込みアドレスを決定してやること
によって、従来のシステムにおける伝送されたアドレス
データのみを用いてｌｌ’ＬＡＭ６０への書込みアドレ
スを決定する場合や内部カウンタの出力のみを用いてこ
れを決定する場合に生じる欠点を互いに補うことができ
ＲＡＭ等のメモリへの書込み位置を極めて正確に決定し
てやることができる。
じてＲＡＭ３０への書込みアドレスを決定してやること
によって、従来のシステムにおける伝送されたアドレス
データのみを用いてｌｌ’ＬＡＭ６０への書込みアドレ
スを決定する場合や内部カウンタの出力のみを用いてこ
れを決定する場合に生じる欠点を互いに補うことができ
ＲＡＭ等のメモリへの書込み位置を極めて正確に決定し
てやることができる。
このようにしてＲＡＭ３０に格納された１０ワードデー
タは前述の如くパリティワードによるフラッグデータを
付加され、更に誤り補正がなされた後、時間軸伸長して
再生オーディオ信号として出力されることになる。
タは前述の如くパリティワードによるフラッグデータを
付加され、更に誤り補正がなされた後、時間軸伸長して
再生オーディオ信号として出力されることになる。
尚、上述の実施例の説明より明らかな様に比較回路２８
を設けない場合にはＣＲＣＣチェック回路η回路力が“
正”に対応すればＲ，ＡＭへの書込みはアドレス抜取回
路２６の出力に応じて行い、′誤”に対応すれば内部カ
ウンタ′の出力に応じて行う様な単純な構成としても同
様の効果が得られるものである。
を設けない場合にはＣＲＣＣチェック回路η回路力が“
正”に対応すればＲ，ＡＭへの書込みはアドレス抜取回
路２６の出力に応じて行い、′誤”に対応すれば内部カ
ウンタ′の出力に応じて行う様な単純な構成としても同
様の効果が得られるものである。
また、上述の実施例はＶＴＲにおいてＰＣＭ録音再生さ
れるオーディオ信号を例にとっているが、同期用データ
、アドレスデータ及び情報データを含むデータブロック
を複数伝送する場合には本発明を適用することによって
同様の効果が得られることは云うまでもない。
れるオーディオ信号を例にとっているが、同期用データ
、アドレスデータ及び情報データを含むデータブロック
を複数伝送する場合には本発明を適用することによって
同様の効果が得られることは云うまでもない。
（効果の説明）
以上、実施例を用いて説明した様に本発明のデータ処理
システムによれば、メモリへの書込みアドレスを正確に
決定してやることができる。
システムによれば、メモリへの書込みアドレスを正確に
決定してやることができる。
従って書込みアドレスのミスによるデータの無効化を極
力防止することができ、極めて安定したデータ伝送及び
伝送後のデータ誤り補正を行うことが可能になった。
力防止することができ、極めて安定したデータ伝送及び
伝送後のデータ誤り補正を行うことが可能になった。
第１図は本発明の実施例となるＶＴＲのテープ走行系を
示す概略図、 第２図は第１図のＶＴＲによるテープ上の記録フォーマ
ットを示す図、 第６図はデータマトリクスフォーマットの一例を示す図
、 第４＠はデータの伝送類を示すタイミングチャート、 第５図はＲＡＭ上に書込まれたデータの様子を示す図、 第６図は本発明の実施例としてのＶＴＲの再生データ処
理系を示すブロック図である。 ２２は誤り検出手段としてのＣＲＣＣチェック回路、２
６は同期用データの分離回路、２４は内部アドレスカウ
ンタ、２５はデータセパレータ、２６はアドレス抜取回
路、２７は比較回路、２８は制御回路、２９はデータセ
レクタ、３０はメモリとしてのＲＡ Ｍ 、 ＡＯ−Ａ
ｌ１９は夫々アドレスデータ、５ｙｎｃは同期用データ
、ｂＣＮｂ１１９は夫々データブロックを示す。 出願人 キャノン株式会社
示す概略図、 第２図は第１図のＶＴＲによるテープ上の記録フォーマ
ットを示す図、 第６図はデータマトリクスフォーマットの一例を示す図
、 第４＠はデータの伝送類を示すタイミングチャート、 第５図はＲＡＭ上に書込まれたデータの様子を示す図、 第６図は本発明の実施例としてのＶＴＲの再生データ処
理系を示すブロック図である。 ２２は誤り検出手段としてのＣＲＣＣチェック回路、２
６は同期用データの分離回路、２４は内部アドレスカウ
ンタ、２５はデータセパレータ、２６はアドレス抜取回
路、２７は比較回路、２８は制御回路、２９はデータセ
レクタ、３０はメモリとしてのＲＡ Ｍ 、 ＡＯ−Ａ
ｌ１９は夫々アドレスデータ、５ｙｎｃは同期用データ
、ｂＣＮｂ１１９は夫々データブロックを示す。 出願人 キャノン株式会社
Claims (1)
- １）夫々同期用データ、メモリへの書込み用アドレスデ
ータ及び情報データを含む伝送された複数のデータブロ
ックの各ブロック中の少くとも前記情報データをメモリ
に書込むためのデータ処理システムであって、前記伝送
されたデータブロック中の同期用データに応じて動作す
るアドレスカウンタと、前記各ブロック毎に符号誤りを
検出する手段と、前記メモリへの書込み時のアドレス指
定用データとして前記伝送されたデータブロック中のナ
トレスデータと前記アドレスカウンタの出力データの一
方を前記誤り検出手段に応じて選択する手段とを具える
データ処理システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228689A JPS60120448A (ja) | 1983-12-02 | 1983-12-02 | デ−タ処理システム |
| US06/675,766 US4696008A (en) | 1983-12-02 | 1984-11-28 | Data storing device having position determining means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228689A JPS60120448A (ja) | 1983-12-02 | 1983-12-02 | デ−タ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60120448A true JPS60120448A (ja) | 1985-06-27 |
| JPH0547915B2 JPH0547915B2 (ja) | 1993-07-20 |
Family
ID=16880256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58228689A Granted JPS60120448A (ja) | 1983-12-02 | 1983-12-02 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60120448A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253065A (ja) * | 1984-05-16 | 1985-12-13 | Sony Corp | デコーダ装置 |
| US5223871A (en) * | 1991-01-23 | 1993-06-29 | Konica Corporation | Camera unit |
-
1983
- 1983-12-02 JP JP58228689A patent/JPS60120448A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253065A (ja) * | 1984-05-16 | 1985-12-13 | Sony Corp | デコーダ装置 |
| US5223871A (en) * | 1991-01-23 | 1993-06-29 | Konica Corporation | Camera unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0547915B2 (ja) | 1993-07-20 |
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