KR100559029B1 - 반도체 소자의 메탈 콘택 형성 방법 - Google Patents

반도체 소자의 메탈 콘택 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 메탈 콘택 형성 방법에 관한 것으로, 콘택 홀이 형성된 하부구조를 갖는 기판이 제공되는 단계와, 상기 기판을 스퍼터 장비에 로딩하고 실리콘 타겟을 스퍼터링하여 실리콘 입자를 생성한 후, 플라즈마에 의해 상기 실리콘 입자를 이온화하고, 상기 스퍼터 장비에 바이어스를 인가하여 상기 콘택 홀 내부로 상기 실리콘 이온을 이동시켜, 상기 콘택 홀 저부에 에피텍셜 실리콘층을 형성하는 단계와, 전체 구조 상부에 티타늄막 및 티타늄 나이트라이드막을 순차적으로 형성하는 단계와, 열처리에 의해 상기 에피텍셜 실리콘층의 실리콘과 상기 티타늄막의 티타늄을 반응시켜 상기 콘택 홀 저부에 티타늄 실리사이드층을 형성하는 단계를 통하여 메탈 콘택을 형성하므로써, 콘택 홀 하부의 접합이 파괴되는 것을 방지하고 소자의 스루우풋(throughput)을 향상시킬 수 있는 반도체 소자의 메탈 콘택 형성 방법이 개시된다.

Description

반도체 소자의 메탈 콘택 형성 방법
본 발명은 반도체 소자의 메탈 콘택 형성 방법에 관한 것으로, 반도체 소자의 금속배선 형성시 안정된 콘택 매립 특성 및 저항을 확보하기 위한 반도체 소자의 메탈 콘택 형성 방법에 관한 것이다.
현재 차세대 디바이스로 적용되고 있는 금속 배선의 매립이 한계를 갖게 됨에 따라, 반도체 소자의 고집적화에 많은 문제가 발생되고 있다. 특히, 반도체 소자가 미세 선폭 0.16㎛ 이하로 작아지면서 금속 배선 공정 중 메탈 콘택을 형성하는 부분이 쉘로우 접합(shallow junction)을 이루고 있으며, 이러한 쉘로우 접합을 적용함에 따라 여러 가지 문제점이 나타나고 있다. 이러한 문제점 중 금속 배선의 저항이 증가하는 문제점이 있는데, 이를 해결하기 위하여 티타늄을 이용하여 콘택 저부에 티타늄 실리사이드층(TiSix)을 형성하여 콘택 저항을 감소시키는 방법을 사용하였다. 그러나 이 방법은 기판 실리콘의 소모를 야기하기 때문에 과도한 티타늄 실리사이드막이 형성될 때 접합 파괴 현상이 발생하는 문제점이 있다.
도 1은 종래 반도체 소자의 메탈 콘택 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.
접합 영역(12)이 형성된 기판(11) 상에 층간 절연막(13)을 형성한 후 패터닝하여 콘택 홀을 형성한다. 이후, 콘택홀 매립을 위해 일반적으로 텅스텐 플러그 형성 공정을 실시하는데, 텅스텐 플러그(16) 형성 공정시 접착층으로써 티타늄 나이트라이드(TiN)막(15)을 주로 사용하게 되나 티타늄 나이트라이드막의 비저항이 높기 때문에, 티타늄(14)을 증착하여 티타늄 실리사이드를 형성하므로써 비저항을 낮출 수 있다. 그러나 반도체 소자의 제조 공정에서 열 버젯(thermal budget)이 높아지게 되면, 티타늄 실리사이드층이 티타늄 층의 2배에 가까운 두께로 형성되며, 이렇게 과다하게 형성된 티타늄 실리사이드층(17)은 접합 영역(12)에서의 실리콘을 소모하게 되어 반도체 소자의 누설전류를 증가 및 접합 파괴 현상을 일으킨다. 이와 같은 접합 파괴는 트랜지스터의 오동작을 유발하는 문제점이 있다.
이러한 문제점을 해결하기 위하여 콘택 홀 저부에 실리콘층을 형성시켜 티타늄 실리사이드를 만들어줄 버퍼층을 형성시키는 방법이 있다. 그러나 이 방법에서는 퍼니스에서 고온 공정을 통하여 다결정 실리콘을 형성하기 때문에, 쉘로우 접합을 필요로 하는 디바이스에 적합하지 않다. 가장 큰 문제점으로, 고온 장시간에 걸친 증착으로 인하여 제조 비용이 많이 필요하며, 장시간에 걸쳐 진행되므로 공정 도입에 문제가 되고, 금속배선 공정에 사용하기 위해서는 하지층들의 스트레스 등에 많은 문제가 발생하기도 한다.
현재 금속 배선 공정에서 주로 사용되고 있는 스퍼터 방식은 실리콘 타겟을 아르곤 이온 등의 불활성 물질로 스퍼터시켜, 스퍼터된 입자를 콘택 홀 내에 내립하는 방법이다. 이에 따라, 콘택 홀 저부에 증척된 실리콘막이 다결정 성분을 갖기 때문에, 후속 텅스텐 비트라인 형성을 위한 열공정시 과도한 응집이 나타나거나, 다결정 실리콘이 특정 방향으로 과도하게 성장되는 문제점이 있다.
따라서, 본 발명은 스퍼터된 입자를 이온화시키고 바이어스를 인가하여 콘택 홀 내부로 이동시키면서 실리콘막을 성장시키므로써, 금속 배선 형성시 안정된 저항값을 갖는 반도체 소자의 메탈 콘택 형성 방법을 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 메탈 콘택 형성 방법은 콘택 홀이 형성된 하부구조를 갖는 기판이 제공되는 단계와, 상기 기판을 스퍼터 장비에 로딩하고 실리콘 타겟을 스퍼터링하여 실리콘 입자를 생성한 후, 플라즈마에 의해 상기 실리콘 입자를 이온화하고, 상기 스퍼터 장비에 바이어스를 인가하여 상기 콘택 홀 내부로 상기 실리콘 이온을 이동시켜, 상기 콘택 홀 저부에 에피텍셜 실리콘층을 형성하는 단계와, 전체 구조 상부에 티타늄막 및 티타늄 나이트라이드막을 순차적으로 형성하는 단계와, 열처리에 의해 상기 에피텍셜 실리콘층의 실리콘과 상기 티타늄막의 티타늄을 반응시켜 상기 콘택 홀 저부에 티타늄 실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명이 적용되는 스퍼터 장치의 개략적인 구조도이고, 도 3(a) 및 3(b)는 본 발명에 따른 메탈 콘택 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.
도 3(a)에 도시된 바와 같이, 접합 영역(32)이 형성된 기판(31) 상에 층간 절연막(33)을 형성한 후 콘택홀을 형성한다. 이후, 후속 공정으로 형성되는 금속층과의 접착력을 향상시키고 콘택 저항을 감소시키기 위하여 콘택 홀 내부에 버퍼층으로 사용될 에피텍셜 실리콘층(34)을 형성한다.
에피택셜 실리콘층(34)은 콘택 홀 내부에 실리콘층을 에피택셜막으로 증착하므로써 형성된다. 그런데, 반도체 소자의 고집적화에 따라 오픈된 콘택 홀의 에스펙트 비(aspect ratio)가 매우 크기 때문에, IMP 스퍼터링 방법에 의해 에피텍셜 실리콘층(34)을 형성한다.
일반적으로 사용되는 스퍼터 방법은 타겟을 아르곤 이온 등의 불활성 물질로 스퍼터시켜 스퍼터된 입자를 콘택 홀 매립에 이용하는 것이다. 그러나 단순한 타겟만을 이용하면 우수한 특성을 갖는 에피텍셜막을 형성할 수 없기 때문에, 스퍼터된입자를 이온화시켜 이 이온들이 깊은 콘택 내에서도 증착이 용이하도록 하는 것이 필요하다.
도 2에 도시된 장치를 이용하여, 웨이퍼 홀더(21)를 통해 웨이퍼(22)를 스퍼터 장비 내부로 이동시킨다. 실리콘 타겟에서 스퍼터된 실리콘은 스퍼터 장비 내부 또는 외부에서 발생시킨 플라즈마에 의해, 플라즈마 발생 영역(24)을 통과하면서 이온화된다. 이때, 실리콘의 이온화를 위해서는 10W 내지 10KW 범위의 고주파(RF) 바이어스를 인가한다. 플라즈마 발생 영역(24) 하부에 콜리매이이터(23)를 설치하여 접지 바이어스를 인가한다. 이와 같이 하면, 이온화된 입자가 콘택 홀 내부로 이동하게 되고, 실리콘층의 증착이 이루어지게 된다. 여기에서 인가되는 바이어스는 낮은 전위를 갖도록 제어하며, 이에 따라 실리콘 이온 입자들만 콘택 홀 내부에 존재하게 되어 에피택셜한 막을 형성시킬 수 있게 된다. 또한, 메쉬 형태의 콜리메이터를 사용하게 되면, 중성 입자를 걸러주는 효과를 얻을 수 있어 실리콘 이온만을 이동시킬 수 있게 된다. 이는 스퍼터 방식으로 진행되는 실리콘 입자들이 직진성을 갖기 때문에 바이어스를 이용한 경우의 이동보다는 더욱 빠른 증착 속도를 얻을 수 있으며, 전체적인 공정 시간을 감소시킬 수 있다. 또한, 스퍼터되는 실리콘 입자의 양의 제어에 의해 콘택 홀 저부에 형성되는 에피텍셜 실리콘층(34)을 원하는 두께만큼 형성할 수 있다.
도 3(b)에 도시된 바와 같이, 전체 구조 상부에 티타늄막(35) 및 티타늄 나이트라이드막(36)으로 이루어지는 베리어 메탈을 형성하고 열처리한 후, 텅스텐 플러그(37)를 형성한다. 티타늄막(35) 및 티타늄 나이트라이드막(36)은 에피텍셜 실리콘층(34)을 형성한 장비 내에서 일괄적으로 형성한다. 이에 의해 자연산화막의 성장이 억제되어 후속 공정을 위한 클리닝 공정이 생략되는 이점이 있다. 또한, 이 때의 열처리 공정에 의해 에피텍셜 실리콘층(34)의 실리콘이 티타늄막(35)의 티타늄과 반응하여 티타늄 실리사이드층(34A)으로 된다. 이와 같은 방법으로 형성된 티타늄 실리사이드층(34A)은 후속 열공정시의 과도한 응집이 억제된 균일한 막 특성을 갖는다.
상술한 바와 같이 본 발명에 따르면, 스퍼터 방식에 의해 형성된 실리콘 입자를 플라즈마 처리에 의해 이온화하여 에피텍셜 실리콘층을 형성하고, 이를 티타늄과 반응시켜 티타늄 실리사이드(TiSix)막을 형성하므로써, 기판 실리콘의 손실을 없앨 수 있고 소자의 전체적인 저항을 낮출 수 있다. 또한, 스퍼터되는 실리콘 입자의 양을 제어하여 원하는 두께만틈의 에피텍셜 실리콘층을 형성할 수 있으므로 과도한 티타늄 실리사이드 형성에 따른 접합 파괴 문제를 해결할 수 있다. 이러한 방법은 높은 에스펙트 비를 갖는 메탈 콘택 매립시에도 적용이 가능하여 배선 공정의 신뢰성을 향상시키는 효과가 있다. 뿐만 아니라, 후속 베리어 메탈 형성 공정이 동일한 장비 내에서 일괄적으로 실시되기 때문에 자연 산화막의 성장이 억제되어, 베리어 메탈 형성 전의 세정 공정을 생략할 수 있게 된다. 이와 같은 이점으로 인하여 반도체 소자의 스루우풋(throughput) 및 신뢰성을 향상시킬 수 있고 소자 제조에 소요되는 비용을 절감시킬 수 있는 효과가 있다.
도 1은 종래 반도체 소자의 메탈 콘택 형성 방법을 설명하기 위해 도시한 소자의 단면도.
도 2는 본 발명이 적용되는 스퍼터 장치의 개략적인 구조도.
도 3(a) 및 3(b)는 본 발명에 따른 반도체 소자의 메탈 콘택 형성 방법을 설명하기 위해 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
31 : 기판 32 : 접합 영역
33 : 층간 절연막 34 : 에피텍셜 실리콘층
35 : 티타늄막 36 : 티타늄 나이트라이드막
37 : 텅스텐 플러그 34A : 티타늄 실리사이드층

Claims (5)

  1. 콘택 홀이 형성된 하부구조를 갖는 기판이 제공되는 단계와,
    상기 기판을 스퍼터 장비에 로딩하고 실리콘을 타겟으로 스퍼터링하여 실리콘 입자를 생성한 단계;
    플라즈마 처리에 의해 상기 실리콘 입자를 이온화하고, 상기 스퍼터 장비에 바이어스를 인가하여 상기 콘택 홀 내부로 상기 실리콘 이온을 이동시켜, 상기 콘택 홀 저부에 에피텍셜 실리콘층을 형성하는 단계와,
    전체 구조 상부에 티타늄막 및 티타늄 나이트라이드막을 순차적으로 형성하는 단계와,
    열처리에 의해 상기 에피텍셜 실리콘층의 실리콘과 상기 티타늄막의 티타늄을 반응시켜 상기 콘택 홀 저부에 티타늄 실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 플라즈마 처리는 10W 내지 10KW 범위의 고주파 바이어스를 이용하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 스퍼터 장비에 인가되는 바이어스는 그라운드 바이어스인 것을 특징으로 하는 메탈 콘택 형성 방법.
  4. 제 1 항에 있어서,
    상기 실리콘 이온이 상기 콘택 홀 내부로 이동하기 전 메쉬형의 콜리매이터를 설치하고 상기 메쉬형의 콜리매이터에 그라운드 바이어스를 인가하여 실리콘 이온만이 상기 콘택 홀 내부로 이동하도록 제어하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성 방법.
  5. 제 1 항에 있어서,
    상기 티타늄막 및 티타늄 나이트라이드막은 상기 에피텍셜 실리콘층 형성 장비에서 일괄적으로 형성하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성 방법.
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