KR100218729B1 - 반도체 소자의 콘택 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 콘택형성 방법에 관한 것으로, 비저항이 낮은 TiSi₂를 이용하여 콘택을 형성함으로써 종래의 텅스텐(W)을 이용하여 콘텍을 형성할 경우, 텅스텐의 필링시에 텅스텐에 소스로 사용하는 WF₆로부터 오는 F^-이온이 실리콘 기판 속으로 침투되어 홀(hole)을 형성하는 문제와 이로 인해 실리콘 기판의 손상을 가져오게 되고, 별도의 글루우층인 Ti/TiN을 형성함으로 스텝 커버리지가 나빠지며 습식식각시 텅스텐의 잔해물이 남거나 소자의 저하를 가져오게되 등의 문제점을 해결할 수 있다.

Description

반도체 소자의 콘택 형성 방법

제1도는 종래의 기술에 따라 콘택이 형성된 상태를 도시한 도면

제2a도 및 제2b도는 종래의 기술에 따른 콘택 제조 공정도

제3a도 내지 제3c도는 본 발명의 방법에 따른 콘택 제조 공정도

* 도면의 주요부분에 대한 부호의 설명

1, 11 : 실리콘 기판 2, 12 : 산화막

3 : 텅스텐(W) 4 : Ti/Tin 층

5 : Al 6 : 글루우(glue)층

7, 10 : 콘택홀 13 : 폴리, 에피 실리콘

14 : TiSi₂

본 발명은 반도체소자의 콘택형성 방법에 관한 것으로, 특히 비저항이 낮은 TiSi₂를 이용하여 콘택을 형성함으로써 종래의 텅스텐(W)을 이용하여 콘택을 형성할 경우의 문제점을 개선한 반도체 소자의 콘택형성 방법에 관한 것이다.

종래의 기술에 따른 콘택 형성방법을 제1도와 제2A도 및 제2B도에 도시하였다.

제1도를 참조하면, 실리콘기판(1) 상부에 소정 두께의 산화막(2)을 형성하고, 상기 산화막(2)의 소정부위를 포토 리소그래피(Photo Lithography) 공정에 식각하여 콘택홀(7)을 형성한 후 선택적 텅스텐(3)을 상기 콘택홀(7)에 채워 넣는다.

다음, 전체구조 상부에 Ti/TiN(4)을 도포한 다음, 전표면에 Al 금속(5) 증착공정을 진행한다.

제2a도를 참조하면, 실리콘 기판(1) 상부에 소정두께의 산화막(2)을 형성하고 포토리소그래피 공정에 의해 상기 산화막(2)의 소정부위를 식각하여 콘택을 오픈한 후, 글루우층(glue layer)으로 Ti/TiN(6)을 전면에 도포한 상태에서 전표면에 텅스텐(3)을 증착한다. 이 후 상기 증착된 텅스텐(3)을 에치백(Etch Back)하고, 글루우 층인 Ti/TiN(6)을 전면에 도포한 상태에서 전표면에 텅스텐(3)을 증착한다. 이후 상기 증착된 텅스텐(3)을 에치백(Etch Back)하고, 글루우 층인 Ti/TiN층을 제거한다.

제2b도를 찹조하면, 전체구조 상부에 다시 Ti/TiN(4)을 증착하고 그 상부에 Al 금속공정을 진행한다.

이상 상기와 같은 종래의 기술에 있어서, 상기 제1 도의 경우 선택적인 텅스텐(3)의 필링싱 텅스텐(3)에 소스(Source)로 사용하는 WF₆로부터 오는 F^-(플루오르)이온이 실리콘 기판(1) 속으로 침투되어 홀(hole)을 형성하는 문제가 있고, 이로 인해 실리콘 기판(1)의 손상을 가져오게 된다.

또한, 제2a 도와 제2b도의 경우 별도의 글루우층인 Ti/TiN(6)을 형성함으로 스텝 커버리지(Step Coverage)가 나빠지고 습식식각시 텅스텐의 잔해물이 남거나 소자의 저하를 가져오게되는 문제가 있다.

또한 텅스텐 뿐만 아니라 Ti/TiN층의 식각에 의해Ti/TiN 층의 리세스(Recess)가 발생할 수가 있어 배선의 신뢰성을 저하시킨다.

이때 텅스텐 에치백시에 텅스텐만 에치백하고 글루우 Ti/TiN층이 남은 상태에서 다시 TiN을 직접 증착할 경우도 생각할 수 있지만, 이 경우에는 메탈1의 두께가 남아 있는 글루우층의 두께만큼 높아져 층간절연막(IMD;Inter Metel Didlectric )공정의 평탄화를 어렵게 만들기 때문에 글루우 TiN을 제거할 필요가 있다.

Ti/TiN(6)의 이중구조를 사용하는데 있어서의 또 다른 문제는, F 와 Si의 접촉전위장벽에 기인하여 접촉저항이 상승하는 것이다. 한편 텅스텐의 비저항은 580μΩ㎝로써 ULSI급 소자의 콘택재료로써 사용하는데 문제가 있다.

따라서 본 발명은 상기에 언급한 문제점을 해결하기위한 것으로, 텅스텐 필링구조 대신에 티타늄 실리사이드 필링구조를 이용하여 콘택을 형성함으로써 종래의 텅스텐(W)을 이용하여 콘택을 형성할 경우의 문제점을 개선하는 반도체 소자의 콘택형성 방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 특징은 실리콘 기판 상부에 콘택으로 예정되는 부분을 노출시키는 콘택홀이 구비된 산화막을 형성하는 제1단계와, 상기 콘택홀의 저부에 폴리 또는 에피택셜 실리콘을 소정 두께 형성하는 제2단게와, 상기 콘택홀 내부에만 TiCl₄/SiH₄/H₂계 혹은 TiCl₄/SiH₄/H₂계를 반응가스로 사용하여 저압화학기상중착방법으로 TiSi₂을 증착하는 제3단계와, 전체구조 상부에 Al 금속층을 증착하는 단계로 이뤄짐에 있다.

이하, 첨부한 도면을 참조하여 본 발명의 상세한 설명을 하기로 한다.

제3a도 내지 제3c도는 본 발명에 따른 콘택형성 공정단계의 단면도이다.

제3a도를 참조하면, 실리콘 기판(11)상부에 소정 두께의 산화막(12)을 형성하고 포토리소그래피 공정에 의해 상기 산화막(12)의 소정부위를 식각하여 콘택홀(10)을 형성한다.

제3b도를 참조하면, 인-시튜 H₂cleaning을 실시한 후, 상기 콘택홀(10)의 내부에만 선택적으로 인-시튜 폴리실리콘, 또는 에피텍시얼 실리콘(13)약 1000∼5000A 두께로 증착한다.

이때 보통, TiSi₂를 화학기상증착법(Chemical Vapor Deposition; 이하 CVD라 칭함.)으로 증착할 시에 실리콘 기판(11)은 TiSi₂의 증착두께의 약 1/6정도가 소모된다. 따라서 상기 TiSi₂의 증착시에 소모되는 실리콘 기판(11)의 두께를 보상해 줄만큼 미리 콘택홀(10) 내에만 희생막을 형성해주는 것이 제3b도의 인-시튜 폴리실리콘, 또는 에피텍시얼 시리리콘(13)을 도포하는 목적이다.

제3c도를 참조하면 TiCl₄와 SiH₄를 반응가스로 하여 TiSi₂(14)을 선택적으로 콘택홀(10) 안에만 증착한다.

이때 TiSi₂의 증착반응 초기에는 제3b도의 선택적으로 형성된 폴리 혹은 에피 실리콘 희생막(13)으로부터 실리콘을 공급받아서 TiSi₂를 증착하기 때문에, 산화막위에서는 TiSi₂가 형성되지 않고 콘택홀(10)내부에만 TiSi₂가 증착된다. 그리고 나서는 TiSi₂위에 TiSi₂가 형성되는 반응이 되므로 우수한 선택성을 유지하면서 증착이 가능하게 된다.

제3c도 이후의 공정단계는 Al금속공정으로 진행된다.

상시의 공정에서 상기 티타늄 실리사이트(TiSi₂)는 비저항이 15∼20μΩ㎝로서 텅스텐보다 훨씬 낮고, Ti/TiN의 글루우층이 없이 TiSi₂가 Si 콘택부분에 바로 형성됨으로써 Si과 Ti에서 접촉전위장벽이 높아져 콘택저항이 상승하는 문제가 없게되며, 또한 종래의 텅스텐 사용시에 존재했던 플루오르 이온에 의한 실리콘 기판이 오염되는 것을 방지 할 수 있다.

TiSi₂를 콘택홀(10)에 형성하는 방법으로는 우수한 스텝 커버리지를 확보하기 위해서 CVD 법을 이용하게 된다. 이때 TiSi₂를 콘택부분에 선택적으로 형성할 수도 있고, 전표면에 TiSi₂를 증착한 후 에치백하여 콘택영역에만 TiSi₂를 형성할 수도 있다. TiSi₂의 소스로는 Ti에 대해서는 TiSi₄를 Si에 대해서는 SiH₄나 SiH₄Cl(DCS)를 이용한다.

한편, 상기 제3B도와 제3C도에서 사용된 폴리 혹인 에피택셜 실리콘과 TiSi₂의 증착조건을 언급하겠다.

제3b도는 참조하면, 상기의 폴리혹은 에피 실리콘을 증착하기전에 콘택홀(10)부분에 결함이 없는 층을 만들기 위해서 클리닝이 매우 중요하다.

HF를 이용한 화학적 클리닝을 엑스-시튜(ex-situ)로 진행한 후, 반응기챔버에 장착하여 기판온도가 800℃이상에서 10초∼1분정도에서 수소 분위기에서 클리닝을 인-시튜로 한다. 그리고 나서 폴리 혹은 에피실리콘을 증착하게 되는데, 이때에 반응가스로 SiH₄/H₂계를 사용하거나 DCS/H₂계를 사용할 수 있고(DCS는 SiH₂Cl₂를 말한다), HC1를 첨가하여 SiH₄/ HC1/H₂계를 사용할 수도 있다. 온도가 낮을 경우에는 선택적인 폴리, 혹은 에피실리콘의 성장이 안되므로 SiH₄의 양에 약 5∼15% 정도의 HC1을 넣은 경우 선택도를 향상시킬 수 있다. 아래에는 증착조건을 나타낸 것이다.

3C도를 참조하면 저압 CVD 방법으로 TiSi을 증착하는데, 이때에는 TiC1/SiH/H혹은TiC1/SiHC1/H을 사용한다. 상기의 폴리, 혹은 에피 성장된 실리콘은 실리사이드 증착시에 , 콘택홀(10)내부의 실리콘 소모를 보상한다.

아래의 표는 TiSi의 증착 조건을 나타낸 것이다. 상기의 TiSi막 증창시에

실리콘 기판(1)의 가열 방식은 램프가열 방식 혹은 저항 가열 방식을 이용할 수 있다.

TiSi의 증착두께는 콘택장벽을 메꿀정도로 한다.

한편 제3b도의 반응식은 아래와 같다.

SiH(g) → Si + H(g)

혹은 SiHC1(g) → Si + 2HC1(g)

또한 제3c 도의 TiSi형성 반응 초기의 콘택 내부에 존재하는 폴리 혹은 에피 실리콘과 반응하여 TiSi가 형성될 때 반응식은

2TiC1(g) + 2SiH(g) + Si → TiSi+ SiC1(g) 이다.

이 후에 폴리 혹은 에피 실리콘과 기상에 전달되는 반응가스인 SiH나 DCS가 반응에 주요한 역할을 하게 되면

TiC1(g) + 2SiH(g) + Si → TiSi+ 3HC1(g) +H(g) + SiHC1(g)

혹은 3TiC1(g) + 4SiH(g) + 6Si → 3TiSi+ 2HC1(g) + 2SiHC1 + 4H(g) + 2SiC

와 같은 반응으로 TiSi가 증착된다. 이때, 상기 공정에서 상기 반응가스를 주입하기 전에 챕버내를 베이크 아웃시키고 베이스 압력이 10 ∼10 Torr가 되도록 한다.

위에서 (s)는 증착되는 고체상을 말하며, (9g)는 반응원료 가스나 부산물가스를 TiSi로 탈택홀(10)을 메꾼 후에는 일반적으로 알루미늄 금속공정을 이용하여 콘택을 완성한다.

이상에서 상술한 바와 같이, 텅스텐 전면 혹은 선택적 필링구조가 같은 단점을 극복하여 효과적인 콘택 필링구조를 실현하여 낮은 콘택 저항과 비아저항을 얻을 수 있으며, 배선의 신뢰도를 향상시킨다.

Claims (16)

1. 실리콘 기판 상부에 콘택으로 예정되는 부분을 노출시키는 콘택홀이 구비된 산화막을 형성하는 제1단계와, 상기 콘택홀의 저부에 폴리 또는 에피택셜 실리콘을 소정 두께 형성하는 제2단계와, 상기 콘택홀 내부에만 TiC1₄/SiH₄/H₂계 혹은 TiC1₄/SiH₂C1₂/H₂계를 반응가스로 사용하여 저압화학기상증착방법으로 TiSi₂을 증착하는 제3단계와, 전체구조 상부에 Al 금속층을 증착하는 단계로 이뤄지는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제1항에 있어서, 상기 콘택홀 형성후 상기 콘택홀 내부에 폴리 혹은 에피택셜 실리콘을 형성하기 전단계에서 엑스-시튜 화학적 클리닝을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제2항에 있어서, 상기 엑스-시튜 화학적 클리닝시 HF 용액을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제3항에 있어서, 상기 엑스-시튜 화학적 클리닝 실시 후, 실리콘 기판이 장착된 반응기 챔버내의 기본 압력은 10^-7∼10^-5Torr인 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제1항에 있어서, 상기 제2단계의 공정 실시전 인-시튜로 수소 클리닝을 약 800℃에서 10초∼1분 정도 동안 실시하는 것을 특징으로 하는 반도체 소자의 제조방법
6. 제1항에 있어서, 상기 제2 단계공정에서 반응가스로 SiH₄/H₂계를 사용하거나 또는 SiH₂C1₂/H₂계를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
7. 제1항에 있어서, 상기 제2 단계공정에서 낮은 기판온도에서 선택도를 향상 시키기 위해 SiH₄/ 양의 5%∼15%의 HC1을 첨가하는 것을 특징으로 하는 반도체 소자의 제조방법.
8. 제1항에 있어서, 상기 제2 단계공정에서의 폴리 혹은 에피 실리콘 증착 조건은 기판온도 600∼1000℃, 반응기 압력 0.1∼100Torr 인 것을 특징으로 하는 반도체 소자의 제조방법.
9. 제1항에 있어서, 상기 제3단계공정에서의 기판의 가열은 램프 가열방식이나 저항 가열 방식인 것을 특징으로 하는 반도체 소자의 제조방법.
10. 제1항에 있어서, 상기 제2단계공정에서 폴리 혹은 에피 실리콘의 증착두께는 1001Å∼5000Å 인 것을 특징으로 하는 반도체 소자의 제조방법.
11. 제1항에 있어서, 상기 제3단계공정에서 TiSi₂의 콘택 내부를 메꾸는 방법으로 저압의 CVD 법을 이용하는 것을 특징으로하는 반도체 소자의 제조방법.
12. 제1항에 있어서, 상기 제3단계공정에서 반응가스를 주입하기 전에 챔버내를 베이크 아웃시키고 베이스 압력이 10^-7∼10^-5Torr 인 것을 특징으로 하는 반도체 소자의 제조방법.
13. 제1항에 있어서, 상기 제3단계공정에서 TiCl₄와 SiH₄혹은 SiH₂Cl₂및 H₂반응가스의 유동속도는 각각 0.01∼10sccm, 1.0∼1000sccm, 10∼10⁴sccm 인 것을 특징으로 하는 반도체 소자의 제조방법.
14. 제1항에 있어서, 상기 제3단계공정에서 TiSi₂의 증착온도는 500∼900℃인 것을 특징으로 하는 반도체 소자의 제조방법.
15. 제1항 또는 제15항에 있어서, 상기 기판의 가열방식은 저항가열방식 또는 램프가열방식인 것을 특징으로 하는 반도체 소자의 제조방법.
16. 제1항에 있어서, 상기 제3단계공정에서 TiSi₂증착을 위한 반응기 내부의 압력은 0.1∼100Torr 인 것을 특징으로 하는 반도체 소자의 제조방법.