KR100458294B1 - 반도체소자의장벽금속층형성방법 - Google Patents

반도체소자의장벽금속층형성방법 Download PDF

Info

Publication number
KR100458294B1
KR100458294B1 KR1019970079310A KR19970079310A KR100458294B1 KR 100458294 B1 KR100458294 B1 KR 100458294B1 KR 1019970079310 A KR1019970079310 A KR 1019970079310A KR 19970079310 A KR19970079310 A KR 19970079310A KR 100458294 B1 KR100458294 B1 KR 100458294B1
Authority
KR
South Korea
Prior art keywords
deposited
layer
forming
titanium nitride
semiconductor device
Prior art date
Application number
KR1019970079310A
Other languages
English (en)
Other versions
KR19990059113A (ko
Inventor
곽노정
진성곤
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019970079310A priority Critical patent/KR100458294B1/ko
Publication of KR19990059113A publication Critical patent/KR19990059113A/ko
Application granted granted Critical
Publication of KR100458294B1 publication Critical patent/KR100458294B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 장벽 금속층 형성 방법에 관한 것으로, 특히 얕은 접합을 가지는 콘택에서 이온 메탈 플라즈마 방법을 이용한 금속성 타이타늄나이트라이드층을 형성하여 콘택 저항을 안정화 시키는 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
콘택 형성시 장벽 금속층으로 형성된 타이타늄층 및 타이타늄나이트라이드층은 기판의 실리콘 성분과 반응으로 타이타늄실리사이드 화합물을 생성시켜 저항 및 누설 전류를 증가시키는 단점이 있음.
3. 발명의 해결 방법의 요지
이온 메탈 플라즈마 챔버 내에서 반도체 기판에 타이타늄나이트라이드층을 증착하되, 고주파 코일이 타겟의 이온에 노출되어 고주파 코일 상부에 타이타늄나이트라이드가 증착되고, 이 고주파 코일에 증착되었던 타이타늄나이트라이드가 다시 이온화되어, 반도체 기판에 금속성 타이타늄나이트라이드가 증착되도록 함.
4. 발명의 중요한 용도
반도체 소자의 콘택 형성 공정

Description

반도체 소자의 장벽 금속층 형성 방법
본 발명은 반도체 소자의 장벽 금속층(barrier layer) 형성 방법에 관한 것으로; 특히 얕은 접합(shallow junction)을 가지는 콘택에서 이온 메탈 플라즈마(Ion Metal Plasma ; 이하 IMP라 칭함) 방법을 이용한 금속성(metallic) 타이타늄나이트라이드(TiN)층을 형성하여 콘택 저항을 안정화 시키는 방법에 관한 것이다.
반도체 소자가 고집적화 되어감에 따라 콘택의 크기가 점점 감소되고, 접합부도 점차 얕아지고 있다. 그러므로 콘택 저항의 안정화가 절실히 요구되고 있는데, 특히 얕은 접합부에서 콘택 저항이 안정화되지 못하면 소자의 동작이 원활치 못하고 불량 소자를 유발할 수 있다.
일반적으로 금속 배선 콘택의 경우 콘택 홀 형성 후, 타이타늄(Ti)층 및 타이타늄나이트라이드층을 증착하고 그 상부에 금속 배선을 형성한다. 이 때 증착되는 타이타늄층은 콘택 저항을 낮추어주는 역할을 하고, 타이타늄나이트라이드층은 장벽 금속층의 역할을 한다. 그러나 타이타늄층은 후속 열공정시 하부면에 접하고 있는 기판의 실리콘(Si) 성분과 반응하여 타이타늄실리사이드(TiSix)와 같은 화합물을 형성시킨다. 접합부가 매우 얕은 경우 이러한 화합물의 생성이 과도하게 일어나면 콘택 저항 및 누설 전류가 증가하게 된다. 이를 방지하기 위하여 타이타늄층의 두께를 감소시켜 균일한 타이타늄실리사이드층을 형성해 주어야 하나, 타이타늄층의 두께가 감소되면 타이타늄층의 균일도(uniformity)가 떨어져 타이타늄실리사이드층 또한 균일하게 형성되지 못하고 국부적으로 불균일하게 형성된다. 따라서 타이타늄층 대신에 질소(N) 성분이 어느 정도 포함된 금속성 타이타늄나이트라이드층을 증착해 줌으로써 타이타늄실리사이드층의 형성 정도를 제어하려 하고 있으나, 금속성 타이타늄나이트라이드층은 조성의 재현성이 떨어지며 기판 상부에서 균일도가 매우 나쁜 단점을 가지고 있다.
본 발명은 얕은 접합 구조를 갖는 콘택 형성에 있어서 콘택 저항 및 누설 전류를 감소시켜 소자의 동작을 원활히 하고 수율이 증대되도록 안정된 콘택을 형성하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 반도체 소자의 장벽 금속층 형성 방법은, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판 상부에 층간 절연막을 형성하고 선택된 영역에 콘택 홀을 형성하는 단계와, 상기 콘택 홀이 형성된 기판을 측벽에 고주파 코일이 형성된 이온 메탈 플라즈마 스퍼터링 장치에 장착하는 단계와, 상기 고주파 코일에 고주파를 인가하지 않은 상태에서 타이타늄나이트라이드 타겟을 사용하여 타이타늄나이트라이드층을 증착하되, 상기 콘택 홀을 포함한 기판 상부와 플라즈마에 노출되는 상기 고주파 코일의 상부에 동시에 타이타늄나이트라이드층이 증착되도록 하는 단계와, 상기 고주파 코일에 고주파를 인가한 상태에서 타이타늄 타겟을 사용하여 타이타늄층을 증착하되, 상기 고주파 코일의 상부에 증착된 타이타늄나이트라이드층이 스퍼터링되어 상기 타이타늄나이트라이드층이 증착된 기판으로 타이타늄과 함께 재 증착되도록 하여 장벽 금속층을 형성하는 단계와, 열 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 장벽 금속층 형성 방법을 설명하기 위해 도시한 IMP 챔버의 내부 구성도이다.
도 1(a)에 도시된 것과 같이, IMP 챔버(11)는 원하는 진공도 유지할 수 있는 진공 챕버(11) 내부에 기판(13) 및 기판(13)을 가열할 수 있는 히터(12), 타갯(14) 및 진공 챔버(11)의 측벽에 장착되어 고주파를 인가할 수 있는 고주파 코일(RF coil ; 15)로 구성되어 있다.
이러한 IMP 챔버(11) 내부에 기판(13)을 장착하되, 기판(13)은 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판 상부에 층간 절연막을 형성하고, 선택된 영역에 콘택 홀을 형성한다. 이렇게 준비된 반도체 기판을 IMP 챔버(11)에 장착하고, 타이타늄나이트라이드 타겟(14)을 사용하여 아르곤(Ar) 가스 및 질소(N2) 가스 분위기에서 400 ℃ 이하의 온도로 타이타늄나이트라이드를 증착한다. 유입되는 가스가 아르곤인 경우에는 5 sccm 내지 50 sccm 정도로 제어하고, 질소 가스의 경우에는 10 sccm 내지 150 sccm이 되도록 제어하여, 증착되는 타이타늄나이트라이드층의 두께가 1,000 Å ∼ 20,000 Å이 되도록 충분히 증착한다. 이 때 IMP 챔버(11)의 고주파 코일(15)에는 고주파를 인가하지 않고, 1 ㎾ ∼ 20 ㎾ 범위의 직류 전력만으로 타이타늄나이트라이드층의 증착 공정을 진행한다. 따라서 타겟(14)의 이온들이 기판(11)에 증착됨은 물론이고, 도 1(b)에 도시된 것과 같이, 이 이온에 노출되어 있는 고주파 코일(15)의 상부에도 증착되어 타이타늄나이트라이드층(16)을 형성한다.
이후 공정으로 챔버(11)내로 아르곤 가스가 5 sccm ∼ 200 sccm의 속도로 유입되고, 400 ℃ 이하인 온도 분위기에서 타이타늄 타겟(14)을 사용하여 타이타늄층을 증착하되, 고주파 코일(15)에 10 W 이하의 고주파를 인가하고 기판(13)에는 주파수가 200 ㎑ ∼ 1,000 ㎑인 바이어스를 5 W ∼ 100 W의 파워로 인가하여 증착한다.
따라서, 도 1(c)에 도시된 것과 같이, 고주파 코일(15)에 증착된 타이타늄나이트라이드(16)가 스퍼터링(sputtering)되어 기판(13) 상에 타이타늄과 동시에 증착되도록 한다. 이 때 기판에 증착되는 타이타늄나이트라이드는 질소의 조성비가 50 % 이하가 되도록 제어한다. 이렇게 함으로써 균일한 분포를 갖는 금속성 타이타늄나이트라이드층(17)을 증착할 수 있고, 이는 콘택 홀 저면에서 타이타늄실리사이드의 형성 속도를 제어하므로 안정된 저항 분포를 얻을 수 있다.
이 때 고주파 코일(15)에 증착되어 있는 타이타늄나이트라이드(16)가 모두 스퍼터링 되고나면 고주파 코일(15)이 노출되므로, 일정한 타이타늄층의 증착이 이루어지고 난 후에는 다시 타이타늄나이트라이드를 증착하여 고주파 코일(15) 상부에 타이타늄나이트라이드(16)를 보충해 주어야 한다. 고주파 코일(15) 상부에 타이타늄나이트라이드(16)를 보충할 때 역시 고주파 코일(15)에는 고주파를 인가하지 않는다.
위와 같은 방법으로 금속성 타이타늄나이트라이드가 장벽 금속층으로 증착된 반도체 기판은 열처리 공정을 통하여 안정된 콘택 저항 특성을 나타내게 된다. 열처리시 급속 열처리를 실시하는 경우에는 550 ℃ ∼ 850 ℃의 온도 범위에서 질소 가스를 5 sccm 내지 10 sccm의 속도로 흘려 주면서 5초 내지 100초 동안 실시한다. 또한 퍼니스를 이용한 열처리의 경우 400 ℃ ∼ 800 ℃의 온도 범위에서 10분 내지 120분 동안 실시한다.
상술한 바와 같이 본 발명에 의하면, 특별한 장치 없이 IMP 챔버의 고주파 코일을 이용하여 균일한 특성의 장벽 금속층을 형성할 수 있다. 따라서, 반도체 소자의 얕은 접합을 가지는 콘택 구조에서 안정된 콘택 저항을 갖는 반도체 소자를 제조할 수 있는 탁월한 효과가 있다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 장벽 금속층 형성 방법을 설명하기 위해 도시한 이온 메탈 플라즈마 챔버의 내부 구성도.
＜도면의 주요 부분에 대한 부호 설명＞
11 : 진공 챔버 12 : 히터
13 : 기판 14 : 타겟
15 : 고주파 코일 16 : 타이타늄나이트라이드
17 : 금속성 타이타늄나이트라이드층

Claims (7)

  1. 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판 상부에 층간 절연막을 형성하고 선택된 영역에 콘택 홀을 형성하는 단계와,
    상기 콘택 홀이 형성된 기판을 측벽에 고주파 코일이 형성된 이온 메탈 플라즈마 스퍼터링 장치에 장착하는 단계와,
    상기 고주파 코일에 고주파를 인가하지 않은 상태에서 타이타늄나이트라이드 타겟을 사용하여 타이타늄나이트라이드층을 증착하되, 상기 콘택 홀을 포함한 기판 상부와 플라즈마에 노출되는 상기 고주파 코일의 상부에도 상기 타이타늄나이트라이드층이 증착되도록 하는 단계와,
    상기 고주파 코일의 상부에 증착된 상기 타이타늄나이트라이드층이 스퍼터링 되도록 상기 고주파 코일에 고주파를 인가한 상태에서, 타이타늄 타겟을 사용하여 타이타늄층을 증착하면서, 상기 고주파 코일의 상부에 증착된 상기 타이타늄나이트라이드층이 스퍼터링되어 상기 타이타늄나이트라이드층이 증착된 기판으로 상기 타이타늄과 함께 재 증착되도록 하여 장벽 금속층을 형성하는 단계와,
    열 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 장벽 금속층 형성 방법.
  2. 제 1 항에 있어서,
    상기 타이타늄나이트라이드층은 아르곤 가스 및 질소 가스 분위기의 400 ℃ 이하 온도 범위에서 1,000 Å 내지 20,000 Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 장벽 금속층 형성 방법.
  3. 제 1 항에 있어서,
    상기 고주파 코일에 인가되는 고주파는 10 W 이하인 것을 특징으로 하는 반도체 소자의 장벽 금속층 형성 방법
  4. 제 1 항에 있어서,
    상기 타이타늄층은 아르곤 가스 분위기의 400 ℃ 이하 온도 범위에서 증착되는 것을 특징으로 하는 반도체 소자의 장벽 금속층 형성 방법.
  5. 제 1 항에 있어서,
    상기 장벽 금속층을 구성하는 타이타늄나이트라이드는 질소의 조성비가 50 % 이하인 것을 특징으로 하는 반도체 소자의 장벽 금속층 형성 방법.
  6. 제 1 항에 있어서,
    상기 열 공정은 550 ℃ 내지 850 ℃의 온도 범위에서 질소 가스를 5 sccm 내지 10 sccm의 속도로 흘려 주면서 5초 내지 100초 동안 급속 열처리하는 것을 특징으로 하는 반도체 소자의 장벽 금속층 형성 방법.
  7. 제 1 항에 있어서,
    상기 열 공정은 퍼니스를 이용하여 400 ℃ 내지 800 ℃의 온도 범위에서 10분 내지 120분 동안 실시되는 것을 특징으로 하는 반도체 소자의 장벽 금속층 형성 방법.
KR1019970079310A 1997-12-30 1997-12-30 반도체소자의장벽금속층형성방법 KR100458294B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970079310A KR100458294B1 (ko) 1997-12-30 1997-12-30 반도체소자의장벽금속층형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970079310A KR100458294B1 (ko) 1997-12-30 1997-12-30 반도체소자의장벽금속층형성방법

Publications (2)

Publication Number Publication Date
KR19990059113A KR19990059113A (ko) 1999-07-26
KR100458294B1 true KR100458294B1 (ko) 2005-02-23

Family

ID=37376875

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970079310A KR100458294B1 (ko) 1997-12-30 1997-12-30 반도체소자의장벽금속층형성방법

Country Status (1)

Country Link
KR (1) KR100458294B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6351630A (ja) * 1986-08-21 1988-03-04 Sanken Electric Co Ltd シリコン基板への電極形成法
KR940016457A (ko) * 1992-12-23 1994-07-23 김주용 단일 챔버에 의한 다단계 배리어 메탈 증착방법
KR960009013A (ko) * 1994-08-18 1996-03-22 김광호 타이타늄 나이트라이드(TiN) 게이트전극 형성방법
KR970008335A (ko) * 1995-07-27 1997-02-24 히가시 데츠로 매엽식(枚葉式) 처리장치
JPH09190986A (ja) * 1995-06-07 1997-07-22 Applied Materials Inc 窒化チタンバリア層の形成のための連続プロセス

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6351630A (ja) * 1986-08-21 1988-03-04 Sanken Electric Co Ltd シリコン基板への電極形成法
KR940016457A (ko) * 1992-12-23 1994-07-23 김주용 단일 챔버에 의한 다단계 배리어 메탈 증착방법
KR960009013A (ko) * 1994-08-18 1996-03-22 김광호 타이타늄 나이트라이드(TiN) 게이트전극 형성방법
JPH09190986A (ja) * 1995-06-07 1997-07-22 Applied Materials Inc 窒化チタンバリア層の形成のための連続プロセス
KR970008335A (ko) * 1995-07-27 1997-02-24 히가시 데츠로 매엽식(枚葉式) 처리장치

Also Published As

Publication number Publication date
KR19990059113A (ko) 1999-07-26

Similar Documents

Publication Publication Date Title
US5240880A (en) Ti/TiN/Ti contact metallization
KR0144956B1 (ko) 반도체 장치의 배선 구조 및 그 형성방법
US5232871A (en) Method for forming a titanium nitride barrier layer
US6806573B2 (en) Low angle, low energy physical vapor deposition of alloys
US5175126A (en) Process of making titanium nitride barrier layer
US5462895A (en) Method of making semiconductor device comprising a titanium nitride film
KR20010022100A (ko) 콘택트 구조에 베리어 층을 형성하는 방법
US5512512A (en) Contact hole filling in a semiconductor device by irradiation with plasma of inert gas ions
KR20010052610A (ko) 엑스-시츄 콘택 충진을 위한 플라즈마 처리
US6156647A (en) Barrier layer structure which prevents migration of silicon into an adjacent metallic layer and the method of fabrication of the barrier layer
US6287927B1 (en) Methods of thermal processing and rapid thermal processing
US6893962B2 (en) Low via resistance system
US6277729B1 (en) Method of manufacturing transistor barrier layer
JP3200085B2 (ja) 高密度集積回路用導電層又は構造物の製法及び装置
KR100458294B1 (ko) 반도체소자의장벽금속층형성방법
KR0161376B1 (ko) 금속배선 형성방법 및 이에 사용되는 스퍼터링 장치
US6291337B1 (en) Elimination of cracks generated after a rapid thermal process step of a semiconductor wafer
US6207562B1 (en) Method of forming titanium silicide
US5149672A (en) Process for fabricating integrated circuits having shallow junctions
KR100780686B1 (ko) 반도체소자의 제조방법
KR100458297B1 (ko) 반도체소자의금속배선형성방법
EP0357221B1 (en) Process for producing contacts in integrated circuits having shallow junctions
KR100358058B1 (ko) 반도체 소자의 베리어 메탈층 형성방법
KR100254773B1 (ko) 티타늄 실리사이드 및 그 제조 방법
KR20000003908A (ko) 고밀도 플라즈마 산화막 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee