KR20050002371A - 듀얼 게이트 옥사이드 제조 방법 - Google Patents

듀얼 게이트 옥사이드 제조 방법 Download PDF

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Abstract

본 발명은 서로 다른 영역의 산화도를 상이하게 조절하여 동시에 서로 다른 영역에 두께가 다른 게이트 옥사이드를 제조하는 듀얼 게이트 옥사이드 제조 방법을 개시한다.
본 발명에 따른 듀얼 게이트 옥사이드 제조 방법은 DRAM, 플래쉬 메모리 또는 MML 디바이스 등에 적용될 수 있으며, 기판의 분리된 제 1 영역과 제 2 영역 중 상기 제 1 영역을 마스킹하고 상기 제 2 영역을 오픈하여 제 1 소스를 이온주입하는 제 1 단계; 상기 제 2 영역을 마스킹 하고 상기 제 1 영역을 오픈하여 상기 제 1 소스보다 산화도가 높은 제 2 소스를 이온주입하는 제 2 단계; 서로 다른 소스가 이온주입된 상기 제 1 영역과 상기 제 2 영역에 산화막을 성장시키는 제 3 단계를 구비한다.

Description

듀얼 게이트 옥사이드 제조 방법{Method for fabricating a dual gate oxide}
본 발명은 듀얼 게이트 옥사이드 제조 방법에 관한 것으로서, 보다 상세하게는 서로 다른 영역의 산화도를 상이하게 조절하여 동시에 서로 다른 영역에 두께가 다른 게이트 옥사이드를 제조하는 듀얼 게이트 옥사이드 제조 방법에 관한 것이다.
디램(DRAM)은 점차적으로 고속화가 요구되고 있으며, 고속화를 수용하기 위하여 DRAM은 동일한 칩 내에 서로 동작 속도가 다른 소자의 구현이 요구되고 있다. 동일한 칩 내에 서로 동작 속도가 다른 예로써 셀 영역과 주변 회로 영역의 경우가 제시될 수 있다. 이 경우 셀 영역보다 주변 회로 영역이 더 고속으로 동작되는 것이 요구된다.
게이트 옥사이드가 동일한 두께로 형성되는 경우, 채널(Channel) 및 정션(Junction) 기술의 한계로 인해서 고속화에 대응하여 원하는 결과를 수행하는소자를 구현하는 것이 어렵다.
따라서, 상기한 바와 같이 서로 다른 속도로 동작되는 소자를 형성하기 위하여 일반적으로 게이트 옥사이드의 두께를 서로 다르게 하는 방법이 시도되고 있다.
상기한 바와 같이 게이트 옥사이드의 두께를 서로 다르게 구현하는 것을 듀얼 게이트 옥사이드라 하고, 듀얼 게이트 옥사이드는 습식 옥사이드 식각 방법과 이온주입 방법으로 구현될 수 있다.
가장 많이 사용되는 습식 옥사이드 식각 방법은 웨이퍼 전체에 일정한 두께의 게이트 옥사이드를 1차로 형성시킨 후 얇게 게이트 옥사이드를 형성해야 하는 영역은 습식 식각으로 제거시키고, 이후 얇게 게이트 옥사이드를 형성해야 하는 영역에 2차로 게이트 옥사이드를 형성시키는 것이다.
그러나 상술한 습식 옥사이드 식각 방법은 듀얼 게이트 옥사이드를 형성하기 위한 공정이 복잡하고, 2차 옥사이드 공정에서 HF 기초의 세정 공정을 적용할 수 없는 문제점이 있다. 만약 이 경우 HF 기초의 세정 공정을 진행하면 얇은 게이트 옥사이드의 특성이 저하되는 문제점이 발생된다.
이와 다르게 질소 이온 주입으로 옥사이드 성장 속도에 차이를 유발시켜서 듀얼 게이트 옥사이드를 구현하는 방법이 있다.
일반적으로 셀과 주변회로(Peri) 영역의 옥사이드 두께는 15Å 이상 차이가 있어야 고속 DRAM에 적용이 가능하다. 그러나, 이온 주입으로 듀얼 게이트 옥사이드를 구현하는 경우 15Å 이상의 두께 차이를 발생시키기 위해서는 하이 도즈(High Dose)의 질소 이온 주입이 필요한데, 질소 이온주입은 1.0E14/㎠ 이상의 도즈를 사용하는 경우에는 옥사이드 열화 현상이 발생되는 문제점이 있다. 그러므로, 질소 이온 주입으로 고속 DRAM을 구현하는 것이 어렵다.
따라서, 고속 DRAM을 구현함에 있어서, 듀얼 게이트 옥사이드의 두께 조절이 쉬우면서 게이트 옥사이드의 신뢰성을 유지하고, 단순한 공정으로 듀얼 게이트 옥사이드를 제조하는 방법의 제시가 소망되고 있다.
본 발명의 목적은 소량의 도즈로 원하는 두께 차이를 갖는 듀얼 게이트 옥사이드를 구현함에 있다.
본 발명의 다른 목적은 단순한 공정으로 원하는 두께 차이를 가지면서 양질의 듀얼 게이트 옥사이드를 구현함에 있다.
도 1 내지 도 8은 본 발명에 따른 듀얼 게이트 옥사이드 제조 방법의 바람직한 실시예를 설명하는 공정도
본 발명에 따른 듀얼 게이트 옥사이드 제조 방법은 기판의 분리된 제 1 영역과 제 2 영역 중 상기 제 1 영역을 마스킹하고 상기 제 2 영역을 오픈하여 제 1 소스를 이온주입하는 제 1 단계; 상기 제 2 영역을 마스킹 하고 상기 제 1 영역을 오픈하여 상기 제 1 소스보다 산화도가 높은 제 2 소스를 이온주입하는 제 2 단계; 서로 다른 소스가 이온주입된 상기 제 1 영역과 상기 제 2 영역에 산화막을 성장시키는 제 3 단계를 구비한다.
여기에서 본 발명이 DRAM에 구현되는 경우 제 1 영역과 제 2 영역은 셀 영역과 주변회로 영역에 대응될 수 있으며, 제 1 소스로 질소가 이용되고 제 2 소스는 산소가 이용될 수 있다.
그리고, 상기한 산화막은 건식 또는 습식 산화 방법으로 성장될 수 있다.
또한, 본 발명은 플래쉬 메모리나 MML 디바이스에 구현될 수 있다.
이하, 본 발명에 따른 듀얼 게이트 옥사이드 제조 방법의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
본 발명은 이온주입되는 불순물을 영역 별로 다르게 함으로써 영역 별 산화도를 조절하여 산화막의 두께를 조절한다.
이에 대하여 도 1 내지 도 8을 참조하여 설명한다.
도 1과 같이 기판(10)은 소자분리영역(12)에 의하여 두껍게 게이트 옥사이드를 형성해야 할 영역(H)과 얇게 게이트 옥사이드를 형성해야 할 영역(L)으로 구분된다.
먼저, 도 2와 같이 두껍게 게이트 옥사이드를 형성해야 할 영역(H)은 포토레지스트(14)를 이용하여 마스킹하고, 얇게 게이트 옥사이드를 형성해야 할 영역(L)은 오픈시킨다.
그 후 도 3과 같이 오픈된 얇게 게이트 옥사이드를 형성해야 할 영역(L)에 질소 이온주입을 실시한다.
이때 질소 이온주입은 초저에너지 이온주입장치를 이용하여 5keV 내지 15keV의 에너지로 1.0E13 내지 1.0E14/㎠의 도즈량을 발생시켜서 진행된다.
이후, 얇게 게이트 옥사이드를 형성해야 할 영역(L)에 질소 이온주입이 완료되면 포토레지스트(14)를 스트립(Strip)한다.
그 후, 도 4와 같이 두껍게 게이트 옥사이드를 형성해야 할 영역(H)은 오픈시키고, 얇게 게이트 옥사이드를 형성해야 할 영역(L)은 포토레지스트(16)로 마스킹한다.
그 후 도 5과 같이 오픈된 두껍게 게이트 옥사이드를 형성해야 할 영역(H)에 산소 이온주입을 실시한다.
이때 산소 이온주입은 초저에너지 이온주입장치를 이용하여 4keV 내지 20keV의 에너지로 1.0E13 내지 1.5E14/㎠의 도즈량을 발생시켜서 진행된다.
이후, 두껍게 게이트 옥사이드를 형성해야 할 영역(H)에 산소 이온주입이 완료되면 포토레지스트(16)를 스트립(Strip)한다.
그리고, HF를 기초로 한 세정액으로 세정공정이 진행되고, 그 결과 표면에 잔류된 카본, 폴리머성 산화물 및 자연 산화막이 제거된다.
상기한 세정 공정 후, 습식 산화를 진행시켜서 산화막을 성장시킨다. 이때 성장은 750℃ 내지 800℃의 고온 상태에서 습식으로 진행되고, 40Å 내지 60Å의 두께로 산화막을 성장시킨다.
이와 다르게 산화막은 건식 산화로 성장될 수 있으며, 이때 성장은 750℃ 내지 900℃의 고온 상태에서 진행되고, 40Å 내지 60Å의 두께로 산화막을 성장시킨다.
두 영역(H, L)은 이온주입된 불순물의 차이로 인하여 서로 다른 산화도를 갖는다. 그러므로, 산소가 이온주입된 영역에는 두껍게 산화막(18a)이 성장되고, 질소가 이온주입된 영역에는 얇게 산화막(18b)이 성장된다.
그 후 통상의 게이트 전극 형성 공정을 진행하여 소자 형성을 위한 게이트전극(24a, 24b)이 제조될 수 있으며, 상기한 게이트는 서로 다른 게이트 산화막이 형성됨에 따라서 동작 전압이 서로 다르고 그 만큼 동작 속도에 차이가 발생된다.
그에 따라서, 일예로서 얇게 게이트 산화막이 형성된 영역(L)에는 고속 동작이 필요한 주변 회로가 구성되고, 두껍게 게이트 산화막이 형성된 영역(H)에는 상대적으로 저속 동작이 필요한 셀이 구성될 수 있다.
상술한 바와 같이 구현되는 본 발명의 실시예에 의하여 고속 DRAM이 구현될 수 있다.
본 발명은 상술한 DRAM뿐만 아니라 플래쉬 메모리 또는 엠엠엘(Merged Memory Logic : 이하, "MML"이라 함) 디바이스의 게이트 옥사이드 구현에 적용될 수 있다.
플래쉬 메모리나 엠엠엘 디바이스의 경우 동작 전압의 차이에 의해서 듀얼 게이트 옥사이드가 적용되고 있으며, 플래쉬 메모리보다 엠엠엘 디바이스의 경우 더 얇게 게이트 옥사이드를 구현한다(로직 영역은 30Å 내지 40Å, 메모리 영역은 60Å 내지 80Å).
플래쉬 메모리와 엠엠엘 디바이스는 종래의 방법으로 구현하는 경우 1차 산화막 형성 공정 후 2차 산화막 공정에 진입하기 전 반드시 활성 영역의 자연 산화막을 제거하기 위하여 세정 공정이 필요한데, 이때 사용되는 세정용액에 의하여 게이트 옥사이드의 손상이 발생되는 문제점이 있다.
따라서, 상기한 플래쉬 메모리와 MML 디바이스를 구현하는 경우 본 발명을 적용하여 신뢰성을 유지하면서 단순한 공정으로 게이트 옥사이드를 구현할 수 있다.
따라서, 본 발명에 의하면 고속 DRAM 뿐만 아니라 플래쉬 메모리 및 MML 디바이스 등에 듀얼 게이트 옥사이드가 신뢰성 있게 구현될 수 있으며, 게이트 옥사이드의 두께 조절이 쉽고, 공정이 단순해지는 이점이 있다.

Claims (12)

  1. 기판의 분리된 제 1 영역과 제 2 영역 중 상기 제 1 영역을 마스킹하고 상기 제 2 영역을 오픈하여 제 1 소스를 이온주입하는 제 1 단계;
    상기 제 2 영역을 마스킹 하고 상기 제 1 영역을 오픈하여 상기 제 1 소스보다 산화도가 높은 제 2 소스를 이온주입하는 제 2 단계;
    서로 다른 소스가 이온주입됨으로써 산화속도의 차이를 유발시켜서 상기 제 1 영역과 상기 제 2 영역에 산화막을 성장시키는 제 3 단계를 구비함을 특징으로 하는 듀얼 게이트 옥사이드 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 단계 내지 상기 제 3 단계는 DRAM 제조 공정에 포함됨을 특징으로 하는 듀얼 게이트 옥사이드 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 소스로 질소가 이용되고 상기 제 2 소스로 산소가 이용됨을 특징으로 하는 듀얼 게이트 옥사이드 제조 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 제 1 단계의 이온주입은 초저에너지 이온주입장치를 이용하여 5keV 내지 15keV의 에너지로 1.0E13 내지 1.0E14/㎠의 도즈량을 발생시켜서 진행됨을 특징으로 하는 듀얼 게이트 옥사이드 제조 방법.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 제 2 단계의 이온주입은 초저에너지 이온주입장치를 이용하여 4keV 내지 20keV의 에너지로 1.0E13 내지 1.5E14/㎠의 도즈량을 발생시켜서 진행됨을 특징으로 하는 듀얼 게이트 옥사이드 제조 방법.
  6. 제 2 항에 있어서,
    상기 제 2 단계 이후 HF 기초 세정용액으로 세정을 진행하는 단계를 더 구비함을 특징으로 하는 듀얼 게이트 옥사이드 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 3 단계의 산화막은 습식 산화로 성장됨을 특징으로 하는 듀얼 게이트 옥사이드 제조 방법.
  8. 제 7 항에 있어서,
    상기 습식 산화막은 750℃ 내지 800℃의 온도 범위에서 진행됨을 특징으로 하는 듀얼 게이트 옥사이드 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 3 단계의 산화막은 건식 산화로 성장됨을 특징으로 하는 듀얼 게이트 옥사이드 제조 방법.
  10. 제 9 항에 있어서,
    상기 습식 산화막은 750℃ 내지 900℃의 온도 범위에서 진행됨을 특징으로 하는 듀얼 게이트 옥사이드 제조 방법.
  11. 제 1 항에 있어서,
    상기 제 1 단계 내지 상기 제 3 단계는 플래쉬 메모리 제조 공정에 포함됨을 특징으로 하는 듀얼 게이트 옥사이드 제조 방법.
  12. 제 1 항에 있어서,
    상기 제 1 단계 내지상기 제 3 단계는 MML 디바이스 제조 공정에 포함됨을 특징으로 하는 듀얼 게이트 옥사이드 제조 방법.
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