KR20080050811A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는 반도체 기판에 제1 방향으로 연장되어 형성되며 콘택 형성 영역이 정의된 공통 소스 영역과, 제1 방향과 교차하는 제2 방향으로 공통 소스 영역과 각각 일부 오버랩되도록 형성된 한쌍의 플로팅 게이트와, 각각의 플로팅 게이트 상부로부터 공통 소스 영역과 반대 방향으로 플로팅 게이트의 타측벽을 따라 각각 절연되어 형성되며, 제1 방향으로 연장되어 형성된 컨트롤 게이트와, 공통 소스 영역을 블로킹하도록 공통 소스 영역 상에 제1 방향으로 연장되어 형성되되, 콘택 형성 영역은 오픈하도록 형성된 실리사이드 블로킹막과, 실리사이드 블로킹막의 측면에 형성된 실리사이드 블로킹 스페이서와, 실리사이드 블로킹막 및 실리사이드 블로킹 스페이서가 형성되지 않은 반도체 기판 상에 형성된 실리사이드막 및 콘택 형성 영역의 실리사이드막 상에 형성된 콘택을 포함한다.
비휘발성 메모리 장치, 실리사이드막, 실리사이드 블로킹막
Description
도 1a는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 레이아웃도이다.
도 1b는 도 1a를 A-A' 및 B-B'선에 따라 절취한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 등가회로도이다.
도 3a 내지 도 7b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 110: 소자 분리 영역
200: 비휘발성 메모리 소자 210: 게이트 절연막
220: 플로팅 게이트 230: 게이트간 절연막
232: 팁 240: 터널링 절연막
250: 컨트롤 게이트 260: 공통 소스 영역
270: 드레인 영역 310: 실리사이드 블로킹막
312: 제1 블로킹막 314: 제2 블로킹막
320: 실리사이드 블로킹 스페이서 330: 실리사이드막
410: 층간 절연막 420: 콘택
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 신뢰성이 향상된 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치로써, 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이며, 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 비휘발성 메모리 장치(nonvolatile memory device)이다. 비휘발성 메모리 장치는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다.
한편, 비휘발성 메모리 장치는 셀 어레이 구조에 따라 낸드형(NAND type)과 노어형(NOR type)으로 구분된다. 낸드형 메모리 장치는 고집적화에 유리한 반면, 노어형 메모리 장치는 정보의 처리 속도가 보다 빠르다는 장점이 있다. 그러나, 칩 싸이즈가 점점 축소됨에 따라, 노어형 메모리 장치도 보다 집적도 있게 형성하는 것이 필요하게 되었다.
이에 따라, 스플리트(split) 게이트형 비휘발성 메모리 소자가 제안되었다. 스플리트 게이트형 비휘발성 메모리 장치는 워드 라인이 전자를 담고 있는 플로팅 게이트의 상부로부터 일측벽을 따라 형성된 소자이다. 한편, 디자인 룰의 감소에 따라 스플리트 게이트형 비휘발성 메모리 장치에서도 집적도 감소가 지속적으로 요구되고 있다.
한편, 집적도가 감소함에 따라 접촉 저항이 증가하고 있으며, 접촉 저항을 최소화하기 위하여, 비휘발성 메모리 장치의 일부 영역에 금속 실리사이드막을 형성한다. 그러나, 디자인룰이 작아짐에 따라 금속 실리사이드막이 형성되는 영역과 셀 영역과의 거리가 가까워지게 되고, 실리사이드 공정을 진행할 때에 셀 영역이 영향을 받을 수 있다. 그러한 경우, 비휘발성 메모리 장치의 셀이 손상되어, 신뢰성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 신뢰성이 향상된 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 반도체 기판에 제1 방향으로 연장되어 형성되며 콘택 형성 영역이 정의된 공통 소스 영역과, 상기 제1 방향과 교차하는 제2 방향으로 상기 공통 소스 영역과 각각 일부 오버랩되도록 형성된 한쌍의 플로팅 게이트와, 상기 각각의 플로팅 게이트 상부로부터 상기 공통 소스 영역과 반대 방향으로 상기 플로팅 게이트의 타측벽을 따라 각각 절연되어 형성되며, 상기 제1 방향으로 연장되어 형성된 컨트롤 게이트와, 상기 공통 소스 영역을 블로킹하도록 상기 공통 소스 영역 상에 제1 방향으로 연장되어 형성되되, 상기 콘택 형성 영역은 오픈하도록 형성된 실리사이드 블로킹막과, 상기 실리사이드 블로킹막의 측면에 형성된 실리사이드 블로킹 스페이서와, 상기 실리사이드 블로킹막 및 실리사이드 블로킹 스페이서가 형성되지 않은 반도체 기판 상에 형성된 실리사이드막 및 상기 콘택 형성 영역의 실리사이드막 상에 형성된 콘택을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상에 한 쌍의 플로팅 게이트를 형성하고, 상기 플로팅 게이트 상부로부터 상기 플로팅 게이트의 타측벽을 따라 각각 절연되며, 제1 방향으로 연장되도록 컨트롤 게이트를 형성하고, 상기 플로팅 게이트 사이의 반도체 기판 내에 이온 주입 공정을 진행하여 상기 플로팅 게이트 일부와 오버랩되며 제1 방향으로 연장되도록 공통 소스 영역을 형성하고, 상기 공통 소스 영역을 블로킹하도록 상기 공통 소스 영역 상에 제1 방향으로 연장된 실리사이드 블로킹막을 형성하되, 상기 공통 소스 영역에 정의된 콘택 형성 영역은 오픈하도록 형성하고, 상기 실리사이드 블로킹막의 측면에 실리사이드 블로킹 스페이서를 형성하고, 상기 실리사이드 블로킹막 및 실리사이드 블로킹 스페이서가 형성되지 않은 반도체 기판 상에 실리사이드막을 형성하고, 상기 콘택 형성 영역의 실리사이드막 상에 콘택을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 및/또는 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도 1a 내지 도 2를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구조 및 동작에 대해서 설명한다.
우선, 도 1a 및 도 1b를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구조를 설명한다.
도 1a는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 레이아웃도이다. 도 1b는 도 1a를 A-A' 및 B-B'선에 따라 절취한 단면도이다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 플로팅 게이트(floating gate)(220), 컨트롤 게이트(control gate)(250), 공통 소스 영역(260) 및 드레인 영역(270)을 포함한다.
반도체 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소(GaAs) 기판, 실리콘 게르마늄(SiGe) 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등을 포함한다. 또한, 반도체 기판(100)은 주로 P형 기판을 사용하며, 도면에는 표시하지 않았으나, 그 상부에 P형 에피층(epitaxial layer)이 성장된 복층 구조를 사용할 수 있다.
반도체 기판(100) 상에는 소자 분리 영역(110)이 형성되어 있으며, 소자 분리 영역(11)은 활성(active) 영역을 정의한다.
반도체 기판(100)의 활성 영역에는 공통 소스 영역(260)이 형성되어 있다. 공통 소스 영역(260)은 제1 방향으로 연장되어 형성되며, 공통 소스 영역(260) 내에는 콘택 형성 영역(C)이 정의된다. 여기서, 형성하려는 비휘발성 메모리 소자가 N형 트랜지스터인 경우, 공통 소스 영역(260)은 N형 불순물을 주입하여 형성한다. N형 불순물은 예를 들어, 인(P) 또는 비소(As) 등을 포함한다. 반면, 형성하려는 비휘발성 메모리 소자가 P형 트랜지스터인 경우, 공통 소스 영역(260)은 P형 불순물을 주입하여 형성한다. P형 불순물은 예를 들어, 붕소(B), 붕소 불화물(BF2, BF3), 인듐(In) 등을 포함한다.
공통 소스 영역(260)의 일측에는 공통 소스 영역(260)과 일부 오버랩되도록 형성된 플로팅 게이트(220)가 형성되어 있다. 플로팅 게이트(220)는 제1 방향과 교차하는 제2 방향으로 공통 소스 영역(260)과 일부 오버랩되도록 형성되는데, 공통 소스 영역(260)을 중심으로 한쌍이 대칭되게 형성된다. 플로팅 게이트(220)는 폴리실리콘, 불순물이 이온 주입된 폴리실리콘 또는 금속성 도전막 등의 전도성 물질로 형성될 수 있다.
한편, 기판(100)과 플로팅 게이트(220) 사이에는 게이트 절연막(210)이 형성되어 플로팅 게이트(220)와 기판(100)을 절연시킨다. 게이트 절연막(210)은 프로그램 동작시에 공통 소스 영역(260)과 플로팅 게이트(220)를 커플링하는 역할을 한다. 따라서, 게이트 절연막(210)은 프로그램 동작의 효율을 높이기 위해 유전 상수(k)가 높은 물질을 사용할 수 있다.
예컨대, 게이트 절연막(210)으로는 질화물(nitride), 산화질화물(oxinitride), high-k 물질 등의 단독 또는 이들의 조합을 사용할 수 있다. 여기서, 게이트 절연막(210)에 사용될 수 있는 high-k 물질로는, Al, Zr, Hf, La 등의 산화물, 산화질화물 또는 이들의 조합을 사용할 수 있다. 또한, 게이트 절연막(210)으로는 MTO(Middle Temperature Oxide)와 같은 단층 박막을 증착하거나 열 산화막/MTO 또는 열산화막/SiON/MTO로 조합된 다층 박막을 증착한 후 N20 열처리(anneal)를 한 절연막을 사용할 수 있다. 한편, 게이트 절연막(210)으로는 산화막, 질화막 및 산화막이 적층된 ONO(oxide-nitride-oxide) 적층막을 사용할 수도 있는데, 이 경우 게이트 절연막(210)에 사용되는 질화막에도 전자를 주입할 수 있으므로 멀티 레벨로 셀을 동작시킬 수 있어 메모리 집적도를 증가시킬 수 있다.
플로팅 게이트(220)의 상부에는 게이트간 절연막(230)이 형성되어 있는데, 플로팅 게이트(220) 측벽의 게이트간 절연막(230)과 만나는 부분에는 팁(232)이 형성될 수 있다. 플로팅 게이트(220)의 일부를 감싸면서 뾰족하게 형성된 팁(232)은 그 구조적인 특성 상 뾰족한 부분으로 전계가 집중되며, 전계가 집중된 부분을 통해 비휘발성 메모리 소자(200)의 소거(erase) 동작 시에 저전압으로 FN 터널링(Fowler-Nordheim tunneling)이 유도된다.
게이트간 절연막(230)은 열산화막으로 형성될 수 있다. 게이트간 절연막(230)은 중앙에서부터 양 끝단으로 갈수록 두께가 얇아지도록 형성되며, 중앙 부분의 두께가 약 200~ 1,500Å가 되도록 형성할 수 있다.
컨트롤 게이트(250)는 플로팅 게이트(220) 상부로부터 플로팅 게이트(220)의 측벽을 따라 기판(100)까지 연장되어 형성되고, 플로팅 게이트(220) 및 기판(100)과 절연되어 형성된다. 또한, 컨트롤 게이트(250)는 제1 방향으로 연장되어 형성된다.
플로팅 게이트(220)와 컨트롤 게이트(250) 사이에는 터널링 절연막(240)이 형성되어 컨트롤 게이트(250)와 플로팅 게이트(220)는 터널링 절연막(240)에 의해 전기적으로 분리될 수 있다. 즉, 컨트롤 게이트(250)와 플로팅 게이트(220) 사이에는 터널링 절연막(240)이 개재되어 있어서, 비휘발성 메모리 소자(200)의 소거 동작 시에 플로팅 게이트(220)에 저장되어 있는 전자가 FN 터널링에 의해 터널링 절연막(240)을 통과하여 컨트롤 게이트(250)로 방출된다.
컨트롤 게이트(250)는 비휘발성 메모리 소자(200)의 프로그램 또는 읽기(read) 동작 시에 비트 라인(bit line)(BLn)의 데이터를 셀에 전달하거나 셀의 데이터를 비트 라인에 전달하는 역할을 한다. 또한, 컨트롤 게이트(250)는 비휘발성 메모리 소자(200)의 소거 동작시에 소거 게이트(erase gate)의 역할을 하기도 한다.
드레인 영역(270)은 기판(100) 상에 위치한 컨트롤 게이트(250)의 타측에 형성된다. 도면에서는 공통 소스 영역(260)을 중심으로 형성된 한쌍의 컨트롤 게이트(250)의 각각의 타측에 각각 형성된다. 이 때, 형성하려는 비휘발성 메모리 소자가 N형 트랜지스터인 경우, 공통 소스 영역(260)은 N형 불순물을 주입하여 형성한다. N형 불순물은 인(P) 또는 비소(As) 등을 포함한다. 반면, 형성하려는 비휘발성 메모리 소자가 P형 트랜지스터인 경우, 공통 소스 영역(260)은 P형 불순물을 주입하여 형성한다. P형 불순물은 붕소(B), 붕소 불화물(BF2, BF3), 인듐(In) 등을 포함한다.
한편, 공통 소스 영역(260)의 일부 상면에는 실리사이드 블로킹막(310)이 형 성된다. 또한, 실리사이드 블로킹막(310)은 플로팅 게이트(220)의 일부를 오버랩하도록 형성될 수 있다. 실리사이드 블로킹막(310)은 공통 소스 영역(260)의 일부 상면에 제1 방향으로 연장되어 형성되되, 콘택 형성 영역(C)을 오픈하도록 형성된다. 여기서, 제1 방향으로 연장된 공통 소스 영역(260)은 콘택 형성 영역(C)을 중심으로 두 영역으로 분리될 수 있다. 여기서, 실리사이드 블로킹막(310)은 단일막 또는 다중막일 수 있는데, 예를 들어, 제1 블로킹막(312) 및 제2 블로킹막(314)의 이중막으로 형성될 수 있다. 여기서, 제1 블로킹막(312)은 산화막, 제2 블로킹막(314)은 질화막일 수 있으나 이에 한정되지 않는다.
실리사이드 블로킹막(310)의 측면에는 실리사이드 블로킹 스페이서(320)가 형성된다. 특히, 실리사이드 블로킹 스페이서(320)는 콘택 형성 영역(C)과 인접한 실리사이드 블로킹막(310)의 종단 측면에 형성된다. 실리사이드 블로킹 스페이서(320)는 질화막으로 형성될 수 있다.
실리사이드 블로킹막(310) 및 실리사이드 블로킹 스페이서(320)에 의해 정의되는 콘택 형성 영역(C)은 공통 소스 영역(260)에 전압을 인가할 수 있는 콘택(420)이 형성될 영역이다. 즉, 콘택 형성 영역(C)은 실리사이드막(330)이 형성될 영역이므로, 실리사이드 블로킹막(310)을 형성할 때에 콘택 형성 영역(C)은 오픈되도록 형성한다.
이 때, 실리사이드 블로킹막(310)의 종단과 인접한 플로팅 게이트(220)간에 소정 간격 이상의 거리가 유지되도록 하여, 실리사이드막(330)을 형성할 때에 실리사이드막(330)이 플로팅 게이트(220)가 형성된 셀 방향으로 확장되는 것을 방지한 다.
콘택 형성 영역(C)의 폭은 콘택 형성 영역(C)과 인접하여 형성된 실리사이드 블로킹 스페이서(320) 간의 간격으로 정의된다. 여기서, 실리사이드 블로킹 스페이서(320)가 형성됨으로써, 실리사이드 블로킹막(310)만이 형성된 때보다, 콘택 형성 영역(C)의 폭이 좀 더 줄어들 수 있다. 따라서, 실리사이드막(330)이 형성되는 콘택 형성 영역(C)과 셀을 형성하는 플로팅 게이트(220)와의 거리가 증가하게 된다.
실리사이드 블로킹막(310) 및 실리사이드 블로킹 스페이서(320)가 형성되지 않은 반도체 기판(100)의 활성 영역 및 플로팅 게이트(220) 상에는 실리사이드막(330)이 형성된다. 실리사이드막(330)은 반도체 기판(100) 또는 플로팅 게이트(220) 등의 접촉 저항을 최소화하기 위해 형성된다. 실리사이드 블로킹막(310) 및 실리사이드 블로킹 스페이서(320)가 형성되지 않은 공통 소스 영역(260)의 콘택 형성 영역(C) 상에도 실리사이드막(330)이 형성된다.
비휘발성 메모리 소자(200)가 형성된 반도체 기판(100) 상에는 층간 절연막(410)이 형성되며, 층간 절연막(410)을 관통하여 다수개의 콘택이 형성될 수 있다. 이 때, 공통 소스 영역(260) 상에 정의된 콘택 형성 영역(C) 상에는 공통 소스 영역(260)에 전압을 인가하는 콘택(420)이 형성된다. 콘택(420)은 층간 절연막(410)을 관통하여 실리사이드막(330)과 연결되어 형성된다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 실리사이드 블로킹막(310) 측면에 실리사이드 블로킹 스페이서(320)를 형성함으로써, 실리사이드막(330)이 형성되는 콘택 형성 영역(C)과 셀이 형성되는 플로팅 게이트(220)와의 간격을 보다 넓혀줄 수 있다. 따라서, 비휘발성 메모리 장치의 크기를 증가시키지 않으면서도, 셀이 실리사이드막(330)의 영향을 받는 것을 방지함으로써, 비휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.
이하, 도 2를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작을 설명한다. 도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 등가회로도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 두개의 비휘발성 메모리 소자(200)가 쌍을 이루며 배열되어 있다. 이러한 한 쌍의 비휘발성 메모리 소자(200)는 소스 라인(SLn)을 공유한다. 또한, 워드 라인(WLn)은 컨트롤 게이트(250)에 연결되어 있으며, 비트 라인(BLn)은 각각의 비휘발성 메모리 소자(200)의 드레인 영역과 연결되어 있다.
프로그램 동작 시에는 소스 라인(SLn)에 약 10V 정도의 고전압이 인가되고, 비트 라인(BLn)에는 1V 이하의 전압이 인가되거나 접지된다. 워드 라인(WLn)에는 문턱 전압보다 약간 높은 전압이 인가되는데, 프로그램 동작시 흐르는 전류를 줄이기 위해 게이트의 턴온(turn-on) 전압 정도인 약 1.8 V 정도의 전압이 인가된다. 소스 라인(SLn)에 인가된 고전압이 게이트 절연막(210)을 통하여 플로팅 게이트(220)에 커플링되어 전달되고, 플로팅 게이트(220)에 걸린 전압은 플로팅 게이트(220)의 측부와 하부에 위치한 기판 표면에 역전층을 형성한다. 그리고, 워드 라인(WLn)에 인가된 전압은 컨트롤 게이트(250) 하부에 위치한 기판(100) 표면에 역전층을 형성한다. 따라서, 드레인 영역(270)에서 공통 소스 영역(260)으로 전자가 이동하면서 열전자 주입(hot electron injection)에 의해 게이트 절연막(210)을 통과해 플로팅 게이트(220)에 전자가 축적된다.
소거 동작 시에는 소스 라인(SLn)과 비트 라인(BLn)에 영전위가 인가되고, 워드 라인(WLn)에 11V 이상의 고전압이 인가되며, 이로 인해 플로팅 게이트(220)에 축적된 전자는 워드 라인(WLn)의 고전압에 끌려 FN 터널링에 의해 터널링 절연막(240)을 통과하여 컨트롤 게이트(250)로 이동한다.
이 때, 터널링을 일으키는 컨트롤 게이트(250)의 전압을 낮추기 위해 컨트롤 게이트(250)에 인접한 플로팅 게이트(220)의 일측벽에 팁(232)을 형성할 수 있다. 이러한 플로팅 게이트(220)의 뾰족하게 형성된 팁(232)에는 전계가 집중되므로, 소거 동작시에 플로팅 게이트(220)에 축적된 전자는 상대적으로 낮은 전압에 의해 팁(232) 근처의 터널링 절연막(240)을 통해 컨트롤 게이트(250)로 이동하게 된다.
읽기 동작 시에는 워드 라인(WLn)에 1~2V 정도의 전압이 인가되고, 소스 라인(SLn)에는 접지 전압이 인가되며, 비트 라인(BLn)에는 0.4~1V 정도의 전압이 인가된다. 또는 이와 반대로, 워드 라인(WLn)에 1 - 2 V 정도의 전압이 인가되고, 소스 라인(SLn)에는 0.4 - 1 V 정도의 전압이 인가되며, 비트 라인(BLn)에는 접지 전압이 인가된다.
따라서, 플로팅 게이트(220)에 전자들이 축적되어 있는 경우, 드레인 영역(270)과 공통 소스 영역(260) 사이에 채널이 유기되지 않아서 전류가 흐르지 않는다. 반면, 플로팅 게이트(220)에 전자들이 축적되어 있지 않은 경우, 드레인 영역(270)과 공통 소스 영역(260) 사이에 채널이 유기되어 전류가 흐른다. 이와 같 이, 드레인 영역(270)과 공통 소스 영역(260) 사이에 흐르는 전류를 검출함으로써, 플로팅 게이트(220)에 전자들이 축적되었는지 여부를 감지할 수 있다. 즉, 저장된 데이터의 읽기가 이루어진다.
이하, 도 1a, 도 1b, 도 3a 내지 도 7b를 참조하여 본 발명의 일 실시예에 의한 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다.
도 3a 내지 도 7b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
우선, 도 3a 및 도 3b를 참조하면, 소자 분리 영역(110)에 의해 활성 영역이 정의된 반도체 기판(100) 상에 비휘발성 메모리 소자(200)를 형성한다. 비휘발성 메모리 소자(200)는 쌍으로 형성된 플로팅 게이트(220), 플로팅 게이트(220) 상부로부터 플로팅 게이트(220)의 타측벽을 따라 각각 절연되며, 제1 방향으로 연장된 컨트롤 게이트(250), 플로팅 게이트(220) 사이에 플로팅 게이트(220)의 일측 일부와 오버랩되며 제1 방향으로 연장된 공통 소스 영역(260) 및 플로팅 게이트(220)의 타측에 형성된 드레인 영역(270)을 포함한다.
이어서, 도 4a 및 도 4b를 참조하면, 실리사이드 블로킹막(310)을 형성한다. 실리사이드 블로킹막(310)은 공통 소스 영역(260)을 블로킹하도록 공통 소스 영역(260) 상에 제1 방향으로 연장되어 형성되며, 공통 소스 영역(260)에 정의된 콘택 형성 영역(C)을 오픈하도록 형성된다.
구체적으로, 우선 반도체 기판(100) 전면에 실리사이드 블로킹막용 도전막(미도시)을 증착한다. 이어서, 공통 소스 영역(260)을 블로킹하되, 콘택 형성 영 역(C)을 오픈하도록 실리사이드 블로킹막용 도전막을 패터닝하여 실리사이드 블로킹막(310)을 형성한다. 여기서, 실리사이드 블로킹막(310)은 단일막 또는 다중막일 수 있는데, 예를 들어, 제1 블로킹막(312) 및 제2 블로킹막(314)의 이중막으로 형성할 수 있다. 여기서, 제1 블로킹막(312)은 산화막, 제2 블로킹막(314)은 질화막일 수 있으나 이에 한정되지 않는다.
콘택 형성 영역(C)은 공통 소스 영역(260)에 정의되는데, 콘택 형성 영역(C)에 의해 공통 소스 영역(260)이 두 영역으로 나뉠 수 있다. 콘택 형성 영역(C)은 실리사이드 블로킹막(310)에 의해 오픈된다. 이 때, 콘택 형성 영역(C)의 폭은 실리사이드 블로킹막(310)이 오픈된 영역에 의해 정해지게 된다.
이어서, 도 5를 참조하면, 반도체 기판(100) 전면에 절연막(320a)을 컨포멀하게 형성한다. 절연막(320a)은 예를 들어, 질화막일 수 있다.
이어서, 도 6a 및 도 6b를 참조하면, 절연막(도 5의 320a)을 이방성 식각하여, 실리사이드 블로킹막(310)의 측면에 실리사이드 블로킹 스페이서(320)를 형성한다.
특히, 실리사이드 블로킹 스페이서(320)는 콘택 형성 영역(C)과 인접한 실리사이드 블로킹막(310)의 종단 측면에 형성된다. 실리사이드 블로킹 스페이서(320)가 형성되면, 후속 공정에서 실리사이드화 공정이 진행될 때에, 공통 소스 영역(260)에서 실리사이드화가 되지 않고 블로킹되는 면적이 증가하게 된다. 즉, 실리사이드 블로킹 스페이서(320)를 형성함으로써, 실리사이드막(330)이 형성되는 콘택 형성 영역(C)의 폭이 줄어들게 되고, 인접한 플로팅 게이트(220)와 콘택 형성 영역(C)과의 거리가 더 멀어지게 된다.
이어서, 도 7a 및 도 7b를 참조하면, 실리사이드 블로킹막(310) 및 실리사이드 블로킹 스페이서(320)가 형성되지 않은 반도체 기판(100) 상에 실리사이드막(330)을 형성한다.
실리사이드막(330)은 반도체 기판 전면에 도전막(미도시)을 형성한 후, 실리사이드 공정을 진행하여 형성한다. 그러면, 반도체 기판(100) 및 컨트롤 게이트(250)를 형성하는 실리콘과 도전막이 반응하여 금속 실리사이드막(330)을 형성한다. 이어서, 반응하지 않은 도전막을 제거하면, 실리사이드 블로킹막(310) 및 실리사이드 블로킹 스페이서(320)가 형성되지 않은 반도체 기판(100) 상에 실리사이드막(330)이 형성된다.
실리사이드막(330)은 콘택 형성 영역(C)에도 형성된다. 이 때, 콘택 형성 영역(C)에 인접하여 형성된 실리사이드 블로킹막(310)의 측면에는 실리사이드 블로킹 스페이서(320)가 형성되어 있기 때문에, 실리사이드막(330)이 형성되는 콘택 형성 영역(C)의 폭이 보다 좁아질 수 있다. 따라서, 콘택 형성 영역(C)의 실리사이드막(330)과 인접한 셀의 플로팅 게이트(220)와의 거리가 보다 멀어지게 된다.
이어서, 다시, 도 1a 및 도 1b를 참조하면, 콘택 형성 영역(C)의 실리사이드막(330) 상에 콘택(420)을 형성한다.
구체적으로, 우선, 비휘발성 메모리 소자(200)가 형성된 반도체 기판(100) 상에 층간 절연막(410)을 증착한다. 이어서, 층간 절연막(410)을 패터닝하여 콘택 형성 영역(C)의 실리사이드막(330)을 일부 오픈하는 콘택홀을 형성한다. 이어서, 콘택홀을 도전성 물질로 매립하여 콘택(420)을 형성한다. 콘택(420)은 층간 절연막(410)을 관통하여 하부의 실리사이드막(330)과 연결된다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 따르면, 실리사이드 블로킹막(310) 측면에 실리사이드 블로킹 스페이서(320)를 형성한다. 따라서, 실리사이드막(330)이 형성되는 콘택 형성 영역(C)과 셀이 형성되는 플로팅 게이트(220)와의 간격을 더 넓혀줄 수 있다. 즉, 비휘발성 메모리 장치의 크기를 증가시키지 않으면서도, 셀이 실리사이드막(330)의 영향을 받는 것을 방지함으로써, 비휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 비휘발성 메모리 소자 및 그 제조 방법에 따르면 다음과 같은 효과가 있다.
비휘발성 메모리 장치를 구성하는 셀이 실리사이드 공정의 영향으로 특성이 열화되는 것을 방지함으로써, 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.
Claims (10)
- 반도체 기판에 제1 방향으로 연장되어 형성되며 콘택 형성 영역이 정의된 공통 소스 영역;상기 제1 방향과 교차하는 제2 방향으로 상기 공통 소스 영역과 각각 일부 오버랩되도록 형성된 한쌍의 플로팅 게이트;상기 각각의 플로팅 게이트 상부로부터 상기 공통 소스 영역과 반대 방향으로 상기 플로팅 게이트의 타측벽을 따라 각각 절연되어 형성되며, 상기 제1 방향으로 연장되어 형성된 컨트롤 게이트;상기 공통 소스 영역을 블로킹하도록 상기 공통 소스 영역 상에 제1 방향으로 연장되어 형성되되, 상기 콘택 형성 영역은 오픈하도록 형성된 실리사이드 블로킹막;상기 실리사이드 블로킹막의 측면에 형성된 실리사이드 블로킹 스페이서;상기 실리사이드 블로킹막 및 실리사이드 블로킹 스페이서가 형성되지 않은 반도체 기판 상에 형성된 실리사이드막; 및상기 콘택 형성 영역의 실리사이드막 상에 형성된 콘택을 포함하는 비휘발성 메모리 장치.
- 제 1항에 있어서,상기 실리사이드 블로킹 스페이서는 상기 콘택 형성 영역과 인접한 상기 실 리사이드 블로킹막의 종단 측면에 형성된 비휘발성 메모리 장치.
- 제 1항에 있어서,상기 실리사이드 블로킹 스페이서는 질화막으로 형성된 비휘발성 메모리 장치.
- 제 1항에 있어서,상기 실리사이드 블로킹막은 산화막 및 질화막의 이중막으로 형성된 비휘발성 메모리 장치.
- 제 1항에 있어서,상기 실리사이드 블로킹막은 상기 컨트롤 게이트와 일부 오버랩되는 비휘발성 메모리 장치.
- 제 1항에 있어서,상기 콘택 형성 영역은 제1 방향으로 연장된 상기 공통 소스 영역을 두 영역으로 나누도록 형성된 비휘발성 메모리 장치.
- 반도체 기판 상에 한 쌍의 플로팅 게이트를 형성하고,상기 플로팅 게이트 상부로부터 상기 플로팅 게이트의 타측벽을 따라 각각 절연되며, 제1 방향으로 연장되도록 컨트롤 게이트를 형성하고,상기 플로팅 게이트 사이의 반도체 기판 내에 이온 주입 공정을 진행하여 상기 플로팅 게이트 일부와 오버랩되며 제1 방향으로 연장되도록 공통 소스 영역을 형성하고,상기 공통 소스 영역을 블로킹하도록 상기 공통 소스 영역 상에 제1 방향으로 연장된 실리사이드 블로킹막을 형성하되, 상기 공통 소스 영역에 정의된 콘택 형성 영역은 오픈하도록 형성하고,상기 실리사이드 블로킹막의 측면에 실리사이드 블로킹 스페이서를 형성하고,상기 실리사이드 블로킹막 및 실리사이드 블로킹 스페이서가 형성되지 않은 반도체 기판 상에 실리사이드막을 형성하고,상기 콘택 형성 영역의 실리사이드막 상에 콘택을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 7항에 있어서,상기 콘택 형성 영역은 제1 방향으로 연장된 상기 공통 소스 영역을 두 영역으로 나누도록 형성된 비휘발성 메모리 장치의 제조 방법.
- 제 7항에 있어서,상기 실리사이드 블로킹 스페이서를 형성하는 것은,상기 반도체 기판 상에 절연막을 컨포멀하게 형성하고,상기 절연막을 이방성 식각하여, 상기 실리사이드 블로킹막의 측면에 실리사이드 블로킹 스페이서를 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 7항에 있어서,상기 콘택 형성 영역의 실리사이드막 상에 콘택을 형성하는 것은,상기 반도체 기판 상에 층간 절연막을 증착하고,상기 층간 절연막을 패터닝하여 상기 콘택 형성 영역의 실리사이드막을 일부 오픈하는 콘택홀을 형성하고,상기 콘택홀을 도전성 물질로 매립하여 콘택을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
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Publications (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180000368A (ko) * | 2016-06-22 | 2018-01-03 | 매그나칩 반도체 유한회사 | Otp 셀 및 이를 이용한 otp 메모리 에레이 |
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2006
- 2006-12-04 KR KR1020060121576A patent/KR20080050811A/ko not_active Application Discontinuation
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| KR20180000368A (ko) * | 2016-06-22 | 2018-01-03 | 매그나칩 반도체 유한회사 | Otp 셀 및 이를 이용한 otp 메모리 에레이 |
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |