JPH05259115A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05259115A JPH05259115A JP4051990A JP5199092A JPH05259115A JP H05259115 A JPH05259115 A JP H05259115A JP 4051990 A JP4051990 A JP 4051990A JP 5199092 A JP5199092 A JP 5199092A JP H05259115 A JPH05259115 A JP H05259115A
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- insulating layer
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Abstract
(57)【要約】 （修正有）
【目的】 シリコン基板とチタン膜等との選択的反応に
よって生成する, いわゆるサリサイドを利用する半導体
集積回路に関し，特別の工程の追加を必要とせずに, 所
望の素子領域のみに選択的にサリサイドを形成可能とす
ることを目的とする。 【構成】 サリサイドを形成すべき所定の素子領域に例
えば側壁絶縁層７を形成すると同時に, サリサイドを形
成するのが好ましくない他の素子領域を覆うように，こ
の絶縁層を残す。この状態でチタン膜８等を堆積する
と, 所定の素子領域にのみサリサイド８Ａが形成され
る。他の素子領域における未反応のチタン膜等は, エッ
チングにより選択的に除去可能である。
よって生成する, いわゆるサリサイドを利用する半導体
集積回路に関し，特別の工程の追加を必要とせずに, 所
望の素子領域のみに選択的にサリサイドを形成可能とす
ることを目的とする。 【構成】 サリサイドを形成すべき所定の素子領域に例
えば側壁絶縁層７を形成すると同時に, サリサイドを形
成するのが好ましくない他の素子領域を覆うように，こ
の絶縁層を残す。この状態でチタン膜８等を堆積する
と, 所定の素子領域にのみサリサイド８Ａが形成され
る。他の素子領域における未反応のチタン膜等は, エッ
チングにより選択的に除去可能である。
Description
【０００１】
【産業上の利用分野】本発明は，浅い不純物拡散領域の
高抵抗を補償するために，シリコン基板表面に，チタン
膜等との反応によるいわゆるサリサイド層が設けられた
半導体装置に関する。
高抵抗を補償するために，シリコン基板表面に，チタン
膜等との反応によるいわゆるサリサイド層が設けられた
半導体装置に関する。
【０００２】
【従来の技術】半導体集積回路の高密度化および高性能
化に伴って，不純物拡散領域（以下単に拡散領域と呼
ぶ）が浅くかつ面積が微細になりつつある。したがっ
て, 拡散領域自体の抵抗およびこれに対する配線等との
接触抵抗が大きくなり，高速化に限界が生じる。抵抗を
下げるために不純物濃度を高くすることは，不純物の不
活性化等の問題が生じるので好ましくない。
化に伴って，不純物拡散領域（以下単に拡散領域と呼
ぶ）が浅くかつ面積が微細になりつつある。したがっ
て, 拡散領域自体の抵抗およびこれに対する配線等との
接触抵抗が大きくなり，高速化に限界が生じる。抵抗を
下げるために不純物濃度を高くすることは，不純物の不
活性化等の問題が生じるので好ましくない。
【０００３】これに対して，拡散領域におけるシリコン
表面に低抵抗の膜を選択的に形成することによって，等
価的に抵抗を小さくする方法が提案されている（例えば
「超高速MOS デバイス」p.155 培風館刊参照）。
表面に低抵抗の膜を選択的に形成することによって，等
価的に抵抗を小さくする方法が提案されている（例えば
「超高速MOS デバイス」p.155 培風館刊参照）。
【０００４】この方法は，シリコン基板上にチタン等の
膜を形成し，チタンとの反応によってシリコン表面に化
合物を生成させたのち，絶縁層上の未反応のチタン膜等
をエッチングによって選択的に除去するのである。この
方法によれば，拡散領域の不純物濃度や深さを変化させ
ることなく，低抵抗化することが可能になる。このよう
なシリコン表面との選択的な反応により形成されたシリ
コン化合物をサリサイドと呼んでいる。
膜を形成し，チタンとの反応によってシリコン表面に化
合物を生成させたのち，絶縁層上の未反応のチタン膜等
をエッチングによって選択的に除去するのである。この
方法によれば，拡散領域の不純物濃度や深さを変化させ
ることなく，低抵抗化することが可能になる。このよう
なシリコン表面との選択的な反応により形成されたシリ
コン化合物をサリサイドと呼んでいる。
【０００５】
【発明が解決しようとする課題】図４は, 上記のサリサ
イドの形成工程の一例を示す断面図である。同図(a) に
示すように, シリコン基板１の表面には, 例えば周知の
LOCOS(local oxidationof silicon) 法を用いて形成さ
れた分離絶縁層２によって, 第１の素子領域と第２の素
子領域とが画定されている。第１の素子領域には, ゲー
ト電極３をマスクとして不純物をイオン注入して形成さ
れたソース・ドレイン領域４が形成されており, 第２の
領域には, 例えばメモリセルを構成する容量が接続され
る不純物拡散領域５が形成されている。
イドの形成工程の一例を示す断面図である。同図(a) に
示すように, シリコン基板１の表面には, 例えば周知の
LOCOS(local oxidationof silicon) 法を用いて形成さ
れた分離絶縁層２によって, 第１の素子領域と第２の素
子領域とが画定されている。第１の素子領域には, ゲー
ト電極３をマスクとして不純物をイオン注入して形成さ
れたソース・ドレイン領域４が形成されており, 第２の
領域には, 例えばメモリセルを構成する容量が接続され
る不純物拡散領域５が形成されている。
【０００６】次いで, シリコン基板１表面全体に, 例え
ばSiO2層を堆積し, これをエッチバックして, 同図(b)
に示すように, ゲート電極３に側壁絶縁層７を形成した
のち, 同図(c) に示すように, シリコン基板１表面全体
に, 例えばチタン膜８を堆積する。そして, シリコン基
板１を熱処理すると, チタン膜８と接触しているシリコ
ン基板１表面が反応して, サリサイド層を生成する。チ
タン膜８は分離絶縁層２や側壁絶縁層７とは反応しない
ので, これら絶縁層層上のチタン膜８はサリサイド化し
ない。
ばSiO2層を堆積し, これをエッチバックして, 同図(b)
に示すように, ゲート電極３に側壁絶縁層７を形成した
のち, 同図(c) に示すように, シリコン基板１表面全体
に, 例えばチタン膜８を堆積する。そして, シリコン基
板１を熱処理すると, チタン膜８と接触しているシリコ
ン基板１表面が反応して, サリサイド層を生成する。チ
タン膜８は分離絶縁層２や側壁絶縁層７とは反応しない
ので, これら絶縁層層上のチタン膜８はサリサイド化し
ない。
【０００７】次いで, 例えば過酸化水素(H2O2)と水酸化
アンモニウム(NH4OH) との混合溶液中にシリコン基板１
を浸漬する。この溶液により, 金属チタンは溶解される
がサリサイド化したチタンは溶解されない。その結果,
同図(d) に示すように, 分離絶縁層２から表出したシリ
コン基板１表面にのみチタンサリサイド膜8Aが残り,分
離絶縁層２上や側壁絶縁層７上の未反応のチタン膜８は
除去されてしまう。
アンモニウム(NH4OH) との混合溶液中にシリコン基板１
を浸漬する。この溶液により, 金属チタンは溶解される
がサリサイド化したチタンは溶解されない。その結果,
同図(d) に示すように, 分離絶縁層２から表出したシリ
コン基板１表面にのみチタンサリサイド膜8Aが残り,分
離絶縁層２上や側壁絶縁層７上の未反応のチタン膜８は
除去されてしまう。
【０００８】第１の素子領域におけるチタンサリサイド
膜8Aは, ソース・ドレイン領域４の低抵抗化に寄与す
る。しかし, 第２の素子領域にチタンサリサイド膜8Aが
存在するのが好ましくない場合がある。例えば不純物拡
散領域５を高抵抗層として利用する場合である。このよ
うな場合には, 同図(e) に示すように, 第１の素子領域
をレジスト層９によりマスクし, 第２の素子領域におけ
るチタンサリサイド膜8Aを, 弗酸溶液をエッチャントと
して選択的に除去する方法が採られる。
膜8Aは, ソース・ドレイン領域４の低抵抗化に寄与す
る。しかし, 第２の素子領域にチタンサリサイド膜8Aが
存在するのが好ましくない場合がある。例えば不純物拡
散領域５を高抵抗層として利用する場合である。このよ
うな場合には, 同図(e) に示すように, 第１の素子領域
をレジスト層９によりマスクし, 第２の素子領域におけ
るチタンサリサイド膜8Aを, 弗酸溶液をエッチャントと
して選択的に除去する方法が採られる。
【０００９】しかし, 上記のようにしてチタンサリサイ
ド膜8Aを形成すると, 一般に, 不純物拡散領域５に格子
欠陥が生じやすいため, 接合部のリーク電流が増加す
る。したがって, 不純物拡散領域５を高抵抗層として使
用できなくなったり, あるいは，不純物拡散領域５にメ
モリセルを形成するのは望ましくないと言う問題が生じ
る。なお, 例えば第１の素子領域におけるソース・ドレ
イン領域４にも同様に欠陥が生じるが, このトランジス
タは高速動作を目的とするため, 接合部のリークは問題
にされない。
ド膜8Aを形成すると, 一般に, 不純物拡散領域５に格子
欠陥が生じやすいため, 接合部のリーク電流が増加す
る。したがって, 不純物拡散領域５を高抵抗層として使
用できなくなったり, あるいは，不純物拡散領域５にメ
モリセルを形成するのは望ましくないと言う問題が生じ
る。なお, 例えば第１の素子領域におけるソース・ドレ
イン領域４にも同様に欠陥が生じるが, このトランジス
タは高速動作を目的とするため, 接合部のリークは問題
にされない。
【００１０】本発明は, 半導体集積回路の製造におい
て, 所定の領域のみに対するサリサイドの選択的形成
を, 特別な工程増加を伴わずに可能とする方法を提供す
ることを目的とする。
て, 所定の領域のみに対するサリサイドの選択的形成
を, 特別な工程増加を伴わずに可能とする方法を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】上記目的は, 分離絶縁層
によって互いに分離された第１の領域および第２の領域
が画定された高抵抗のシリコン基板の一表面を覆う第１
の絶縁層を形成し, 該第１の領域内において一部の領域
を選択的に覆うとともに該一部の領域を除く所定領域に
該シリコン基板表面を表出するように且つ該第２の領域
全体を覆うように該第１の絶縁層をパターニングしたの
ちシリコンと反応して低抵抗の化合物を生成する金属膜
を該シリコン基板表面全体に堆積し, 該金属膜を熱処理
して該第１の領域における前記所定領域に表出する該シ
リコン基板表面と該金属膜とを選択的に反応させたのち
該分離絶縁層上および前記パターニングされた該第１の
絶縁層上における該金属膜を選択的に除去しさらに該シ
リコン基板表面を覆う第２の絶縁層を堆積し, 該金属膜
と選択的に反応した該シリコン基板表面の前記所定領域
の少なくとも一部を表出する第１の開口を該第２の絶縁
層に形成するとともに第２の領域における該シリコン基
板表面の少なくとも一部を表出する第２の開口を該第２
の絶縁層および該第１の絶縁層に形成したのち該第１お
よび第２の開口を通じて該シリコン基板表面に接触する
導電層を形成する諸工程を含むことを特徴とする本発明
に係る半導体装置の製造方法によって達成される。
によって互いに分離された第１の領域および第２の領域
が画定された高抵抗のシリコン基板の一表面を覆う第１
の絶縁層を形成し, 該第１の領域内において一部の領域
を選択的に覆うとともに該一部の領域を除く所定領域に
該シリコン基板表面を表出するように且つ該第２の領域
全体を覆うように該第１の絶縁層をパターニングしたの
ちシリコンと反応して低抵抗の化合物を生成する金属膜
を該シリコン基板表面全体に堆積し, 該金属膜を熱処理
して該第１の領域における前記所定領域に表出する該シ
リコン基板表面と該金属膜とを選択的に反応させたのち
該分離絶縁層上および前記パターニングされた該第１の
絶縁層上における該金属膜を選択的に除去しさらに該シ
リコン基板表面を覆う第２の絶縁層を堆積し, 該金属膜
と選択的に反応した該シリコン基板表面の前記所定領域
の少なくとも一部を表出する第１の開口を該第２の絶縁
層に形成するとともに第２の領域における該シリコン基
板表面の少なくとも一部を表出する第２の開口を該第２
の絶縁層および該第１の絶縁層に形成したのち該第１お
よび第２の開口を通じて該シリコン基板表面に接触する
導電層を形成する諸工程を含むことを特徴とする本発明
に係る半導体装置の製造方法によって達成される。
【００１２】
【作用】第１および第２の素子領域に所定の拡散領域を
形成したのち, 高抵抗の拡散領域を必要とする第２の素
子領域を絶縁層で覆ってチタン等の膜を形成する。この
絶縁層としては, 例えば第１の素子領域に形成されるFE
T のLDD(lightly dopeddrain)を形成する際のマスクと
なる側壁絶縁層を構成する絶縁層を, 第２の素子領域を
覆うように残せばよい。第２の素子領域に形成されたチ
タン膜等はサリサイド化しないので, 特別のマスクを用
いることなく, 選択的に除去することができる。また,
その下地の絶縁層は, 層間絶縁層としてそのまま残して
おいて差支えない。
形成したのち, 高抵抗の拡散領域を必要とする第２の素
子領域を絶縁層で覆ってチタン等の膜を形成する。この
絶縁層としては, 例えば第１の素子領域に形成されるFE
T のLDD(lightly dopeddrain)を形成する際のマスクと
なる側壁絶縁層を構成する絶縁層を, 第２の素子領域を
覆うように残せばよい。第２の素子領域に形成されたチ
タン膜等はサリサイド化しないので, 特別のマスクを用
いることなく, 選択的に除去することができる。また,
その下地の絶縁層は, 層間絶縁層としてそのまま残して
おいて差支えない。
【００１３】
【実施例】図１は本発明の一実施例の工程説明図であっ
て, 例えば周知のLOCOS 法によって, 同図(a) に示すよ
うに, シリコン基板１表面に分離絶縁層２を形成し, 分
離絶縁層２によって画定された第１の素子領域に, 例え
ばポリシリコンから成るゲート電極３を形成する。ゲー
ト電極３をマスクとして, 第１の素子領域に, 例えば燐
(P) イオンを, 加速電圧60KeV,ドーズ量２×1014個/cm2
で注入して低濃度のソース・ドレイン領域４を形成す
る。第２の素子領域には, 例えば燐(P) イオンを, 加速
電圧60KeV,ドーズ量５×1014個/cm2で注入して不純物拡
散領域５を形成する。以上は従来の工程と同じである。
て, 例えば周知のLOCOS 法によって, 同図(a) に示すよ
うに, シリコン基板１表面に分離絶縁層２を形成し, 分
離絶縁層２によって画定された第１の素子領域に, 例え
ばポリシリコンから成るゲート電極３を形成する。ゲー
ト電極３をマスクとして, 第１の素子領域に, 例えば燐
(P) イオンを, 加速電圧60KeV,ドーズ量２×1014個/cm2
で注入して低濃度のソース・ドレイン領域４を形成す
る。第２の素子領域には, 例えば燐(P) イオンを, 加速
電圧60KeV,ドーズ量５×1014個/cm2で注入して不純物拡
散領域５を形成する。以上は従来の工程と同じである。
【００１４】次いで, 例えば周知のCVD 法により, 図１
(b) に示すように, シリコン基板１表面全体に, 厚さ約
1500ÅのSiO2層11を堆積したのち, 第２の素子領域を選
択的にマスクするレジスト層12を形成する。そして, 周
知の反応性イオンエッチング(RIE) のような異方性エッ
チングにより, レジスト層12から表出しているSiO2層11
を, 第１の素子領域にシリコン基板１が表出するまでエ
ッチバックする。これにより, 図１(c) に示すように,
ゲート電極３の側壁絶縁層７が形成され, また, 第２の
素子領域を覆うSiO2層11A が残る。同図は, 上記異方性
エッチングののちにレジスト層12が除去された状態を示
している。
(b) に示すように, シリコン基板１表面全体に, 厚さ約
1500ÅのSiO2層11を堆積したのち, 第２の素子領域を選
択的にマスクするレジスト層12を形成する。そして, 周
知の反応性イオンエッチング(RIE) のような異方性エッ
チングにより, レジスト層12から表出しているSiO2層11
を, 第１の素子領域にシリコン基板１が表出するまでエ
ッチバックする。これにより, 図１(c) に示すように,
ゲート電極３の側壁絶縁層７が形成され, また, 第２の
素子領域を覆うSiO2層11A が残る。同図は, 上記異方性
エッチングののちにレジスト層12が除去された状態を示
している。
【００１５】次いで, 例えば図示しないレジストマスク
を用いて, 第１の素子領域に選択的に, 例えば砒素(As)
イオンを, 加速電圧60KeV,ドーズ量４×1015個/cm2で注
入したのち, シリコン基板１を, 不活性雰囲気中, 830
℃で約30分間熱処理する。これにより, 前記Asが活性化
され，同時に，低濃度ソース・ドレイン領域４および不
純物拡散領域５に注入されているP が活性化される。
を用いて, 第１の素子領域に選択的に, 例えば砒素(As)
イオンを, 加速電圧60KeV,ドーズ量４×1015個/cm2で注
入したのち, シリコン基板１を, 不活性雰囲気中, 830
℃で約30分間熱処理する。これにより, 前記Asが活性化
され，同時に，低濃度ソース・ドレイン領域４および不
純物拡散領域５に注入されているP が活性化される。
【００１６】次いで, 例えば周知のスパッタリング法に
より, 図１(d) に示すように, シリコン基板１表面全体
に, 厚さ約 600Åのチタン膜８を堆積したのち, シリコ
ン基板１を, ランプアニールにより, 800 ℃で30秒間熱
処理する。その結果, 第１の素子領域に表出しているシ
リコン基板１と接触している部分のチタン膜８およびゲ
ート電極３上のチタン膜８のみがサリサイドを生成す
る。
より, 図１(d) に示すように, シリコン基板１表面全体
に, 厚さ約 600Åのチタン膜８を堆積したのち, シリコ
ン基板１を, ランプアニールにより, 800 ℃で30秒間熱
処理する。その結果, 第１の素子領域に表出しているシ
リコン基板１と接触している部分のチタン膜８およびゲ
ート電極３上のチタン膜８のみがサリサイドを生成す
る。
【００１７】次いで, 例えば過酸化水素(H2O2)と水酸化
アンモニウム(NH4OH) との混合溶液中にシリコン基板１
を浸漬する。この溶液により, 金属チタンは溶解される
がサリサイド化したチタンは溶解されない。その結果,
図１(e) に示すように, 第１の素子領域に表出している
シリコン基板１表面にのみチタンサリサイド膜8Aが残
り, 分離絶縁層２上および第２の素子領域を覆うSiO2層
11A 上の未反応のチタン膜８は除去されてしまう。
アンモニウム(NH4OH) との混合溶液中にシリコン基板１
を浸漬する。この溶液により, 金属チタンは溶解される
がサリサイド化したチタンは溶解されない。その結果,
図１(e) に示すように, 第１の素子領域に表出している
シリコン基板１表面にのみチタンサリサイド膜8Aが残
り, 分離絶縁層２上および第２の素子領域を覆うSiO2層
11A 上の未反応のチタン膜８は除去されてしまう。
【００１８】次いで, 周知のCVD 法により，図２(f) に
示すように, シリコン基板１表面全体に, PSG(燐珪酸ガ
ラス）から成る厚さ約5000Åの層間絶縁層13を堆積す
る。層間絶縁層13に, 第１の素子領域におけるソース・
ドレイン領域４上のチタンサリサイド膜8Aおよび第２の
素子領域におけるシリコン基板１表面に達するコンタク
トホール15および16を形成する。そして, 層間絶縁層13
上に, 例えばアルミニウム膜を堆積し, これを周知のリ
ソグラフ技術によりパターニングして, コンタクトホー
ル15および16を介してそれぞれソース・ドレイン領域４
および不純物拡散領域５に接続された配線（図示省略）
を形成する。層間絶縁層13に対するコンタクトホール15
および16の形成は, 例えば弗化水素(HF)ガスをエッチャ
ントとするRIE によれば, チタンサリサイド膜8Aはシリ
コン基板と同程度の選択比を以て行うことができるの
で, 第２の素子領域におけるSiO2層11A の厚さの影響を
受けない。
示すように, シリコン基板１表面全体に, PSG(燐珪酸ガ
ラス）から成る厚さ約5000Åの層間絶縁層13を堆積す
る。層間絶縁層13に, 第１の素子領域におけるソース・
ドレイン領域４上のチタンサリサイド膜8Aおよび第２の
素子領域におけるシリコン基板１表面に達するコンタク
トホール15および16を形成する。そして, 層間絶縁層13
上に, 例えばアルミニウム膜を堆積し, これを周知のリ
ソグラフ技術によりパターニングして, コンタクトホー
ル15および16を介してそれぞれソース・ドレイン領域４
および不純物拡散領域５に接続された配線（図示省略）
を形成する。層間絶縁層13に対するコンタクトホール15
および16の形成は, 例えば弗化水素(HF)ガスをエッチャ
ントとするRIE によれば, チタンサリサイド膜8Aはシリ
コン基板と同程度の選択比を以て行うことができるの
で, 第２の素子領域におけるSiO2層11A の厚さの影響を
受けない。
【００１９】図１(e) に示すような不純物拡散領域５
を, 例えば図２に示す転送ゲートFETQ1のドレイン領域
として用いた場合には, このドレイン領域に接続された
記憶用の容量に蓄積されている電荷のリークが, 図３を
参照して説明した従来の方法によって形成された不純物
拡散領域５に比べて少なくなる。したがって, 本発明に
よれば, メモリセルの高密度化, 信頼性の向上等が可能
となる。
を, 例えば図２に示す転送ゲートFETQ1のドレイン領域
として用いた場合には, このドレイン領域に接続された
記憶用の容量に蓄積されている電荷のリークが, 図３を
参照して説明した従来の方法によって形成された不純物
拡散領域５に比べて少なくなる。したがって, 本発明に
よれば, メモリセルの高密度化, 信頼性の向上等が可能
となる。
【００２０】さらに, 本発明は，外部回路との入出力回
路を静電気から保護するための保護回路を構成するトラ
ンジスタを前記第２の領域に形成するすることによって
該保護回路の耐圧を向上する上で有効である。また, 本
発明は, サリサイド層が形成されている場合に比べて不
純物拡散領域を高抵抗に維持することができるので,不
純物拡散領域を高抵抗として利用する回路構成の設計の
自由度が高くなる利点がある。
路を静電気から保護するための保護回路を構成するトラ
ンジスタを前記第２の領域に形成するすることによって
該保護回路の耐圧を向上する上で有効である。また, 本
発明は, サリサイド層が形成されている場合に比べて不
純物拡散領域を高抵抗に維持することができるので,不
純物拡散領域を高抵抗として利用する回路構成の設計の
自由度が高くなる利点がある。
【００２１】
【発明の効果】本発明によれば, 特別の工程を追加する
ことなく, 所望の拡散領域に対するサリサイド化反応を
阻止できるために, この拡散領域を所望の高抵抗にかつ
再現性よく制御することができ, また, 拡散領域の接合
リークを低減できる。その結果, 拡散領域を高抵抗とし
て利用する半導体集積回路や書き込み電荷を蓄積する容
量が浅い拡散領域に接続さたメモリセルを有する高密度
半導体メモリ等の性能ならびに製造歩留まりを向上可能
とする効果がある。
ことなく, 所望の拡散領域に対するサリサイド化反応を
阻止できるために, この拡散領域を所望の高抵抗にかつ
再現性よく制御することができ, また, 拡散領域の接合
リークを低減できる。その結果, 拡散領域を高抵抗とし
て利用する半導体集積回路や書き込み電荷を蓄積する容
量が浅い拡散領域に接続さたメモリセルを有する高密度
半導体メモリ等の性能ならびに製造歩留まりを向上可能
とする効果がある。
【図１】 本発明の一実施例の工程説明図（その１）
【図２】 本発明の一実施例の工程説明図（その２）
【図３】 本発明が適用されるメモリセルの等価回路図
【図４】 従来の問題点説明図 １ シリコン基板 ８ チタン膜 ２ 分離絶縁層 8A チタンサリサイ
ド膜 ３ ゲート電極 ９, 12 レジスト層 ４ ソース・ドレイン領域 11, 11A SiO2 層 ５ 不純物拡散領域 13 層間絶縁層 ７ 側壁絶縁層 15, 16 コンタクト
ホール
ド膜 ３ ゲート電極 ９, 12 レジスト層 ４ ソース・ドレイン領域 11, 11A SiO2 層 ５ 不純物拡散領域 13 層間絶縁層 ７ 側壁絶縁層 15, 16 コンタクト
ホール
Claims (3)
- 【請求項１】 分離絶縁層によって互いに分離された第
１の領域および第２の領域が画定された高抵抗のシリコ
ン基板の一表面を覆う第１の絶縁層を形成する工程と，
該第１の領域内において一部の領域を選択的に覆うとと
もに該一部の領域を除く所定領域に該シリコン基板表面
を表出するように且つ該第２の領域全体を覆うように該
第１の絶縁層をパターニングしたのちシリコンと反応し
て低抵抗の化合物を生成する金属膜を該シリコン基板表
面全体に堆積する工程と，該金属膜を熱処理して該第１
の領域における前記所定領域に表出する該シリコン基板
表面と該金属膜とを選択的に反応させたのち該分離絶縁
層上および前記パターニングされた該第１の絶縁層上に
おける該金属膜を選択的に除去しさらに該シリコン基板
表面を覆う第２の絶縁層を堆積する工程と，該金属膜と
選択的に反応した該シリコン基板表面の前記所定領域の
少なくとも一部を表出する第１の開口を該第２の絶縁層
に形成するとともに第２の領域における該シリコン基板
表面の少なくとも一部を表出する第２の開口を該第２の
絶縁層および該第１の絶縁層に形成したのち該第１およ
び第２の開口を通じて該シリコン基板表面に接触する導
電層を形成する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記第１の領域における前記一部の領域
を選択的に覆うようにパターニングされた前記第１の絶
縁層は該第１の領域に形成される絶縁ゲート型電界効果
トランジスタのゲートの側壁絶縁層であって，該側壁絶
縁層と該絶縁ゲートをマスクとして前記第１の領域にお
ける前記所定領域にソース・ドレイン不純物を導入する
工程をさらに含むことを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項３】 メモリセルを構成する容量が接続された
不純物拡散領域を前記第２の領域に形成する工程をさら
に含むことを特徴とする請求項１または２記載の半導体
装置の製造方法。
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|---|---|---|---|
| JP4051990A JP2861604B2 (ja) | 1992-03-11 | 1992-03-11 | 半導体装置の製造方法 |
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| JP4051990A JP2861604B2 (ja) | 1992-03-11 | 1992-03-11 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
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| JP2861604B2 JP2861604B2 (ja) | 1999-02-24 |
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ID=12902300
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