JP2013093452A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】バーティカル型のバイポーラトランジスタ10は、シリコン基板1に形成されたP型のベース領域13と、シリコン基板1に形成されてベース領域13に接するエミッタ領域15と、シリコン基板1の表面であってベース領域13とエミッタ領域15との境界部21上に形成されたシリコン酸化膜17と、シリコン酸化膜17上に形成されたポリシリコンパターン19と、を有する。シリコン酸化膜17とシリコン基板1との界面に塩素が1×1017cm−3以上の濃度で存在する。
【選択図】図1
Description
そこで、この発明は、このような事情に鑑みてなされたものであって、バーティカル型のバイポーラトランジスタにおいて、エミッタ領域からベース領域にかけて存在する界面準位を安定に低減することを可能とした半導体装置とその製造方法を提供することを目的とする。
(1)第1実施形態
(1.1)構成
図1は、本発明の第1実施形態に係る半導体装置100の構成例を示す断面図である。図1に示すように、この半導体装置100は、シリコン(Si)基板1と、シリコン基板1の表面とその近傍に局所的に形成された素子分離膜3と、シリコン基板1の素子分離膜3で囲まれた領域(即ち、素子分離された領域)に形成されたバーティカル型のバイポーラトランジスタ10と、シリコン基板1上に形成されて素子分離膜3とバイポーラトランジスタ10とを覆う層間絶縁膜41と、バイポーラトランジスタ10の端子領域(例えば、後述するコレクタ領域11、ベース領域13、エミッタ領域15)を層間絶縁膜41上に引き出すためのプラグ電極43a〜43cと、層間絶縁膜41上に形成されてプラグ電極43a〜43cにそれぞれ接続された配線45a〜45cと、を備える。
素子分離膜3は、例えばLOCOS(local oxidation of silicon)法で形成されたシリコン酸化膜(即ち、LOCOS膜)である。或いは、素子分離膜3は、例えば溝部に絶縁膜が埋め込まれた構造体(即ち、STI:shallow trench isolation)であってもよい。
図2〜図8は、本発明の第1実施形態に係る半導体装置100の製造方法を示す断面図である。図2に示すように、まず始めに、シリコン基板1にN型のコレクタ領域11を形成する。コレクタ領域11は、例えば、シリコン基板1にN型不純物をイオン注入して熱処理(例えば、アニール又は熱酸化)を行うことにより形成する。又は、コレクタ領域11は、シリコン基板1の表面にN型の単結晶シリコンをエピタキシャル成長させることにより形成する。なお、コレクタ領域11に含まれるN型不純物の種類、濃度等は、バイポーラトランジスタ10に求められる特性に応じて任意の値に設定することができる。一例を挙げると、コレクタ領域11に含まれるN型不純物はリン(P)であり、その濃度は2×1016cm−3程度である。
次に、このシリコン酸化膜17上にポリシリコン膜19´を形成する。ポリシリコン膜19´の厚さは、例えば350nmである。また、ポリシリコン膜19´の形成方法は、例えばCVD法である。シリコン基板1の表面はシリコン酸化膜17で覆われているため、ポリシリコン膜19´はシリコン基板1から絶縁された状態で成膜される。なお、ポリシリコン膜19´の代わりに、例えばアモルファスシリコン膜をシリコン酸化膜17上に形成してもよい。
次に、図7に示すように、P型のベース領域13の一部を覆い、それ以外の領域の上方を開口する形状のレジストパターン53をシリコン基板1上に形成する。レジストパターン53は、フォトリソグラフィ技術により形成する。そして、このレジストパターン53をマスクに用いて、N型不純物をイオン注入して、シリコン基板1にN型のエミッタ領域15と、コレクタ領域11に接続するコレクタコンタクト領域12とを形成する。なお、このイオン注入の条件は、例えばイオン種はヒ素(As+)であり、加速エネルギーは60keV程度であり、ドーズ量は5×1015cm−2程度である。このイオン注入の後、レジストパターン53を例えばアッシングして除去する。
また、このイオン注入工程では、ポリシリコンパターン19もマスクとして機能する。このため、シリコン基板1の表面において、N型不純物が注入される領域と注入されない領域との境界は、ポリシリコンパターン19の縁辺直下の位置となる。半導体装置100の製造工程では、レジストパターン53を除去した後で、アニール又は熱酸化等の熱処理を行う。この熱処理の過程でN型不純物はシリコン基板1中を拡散する。その結果、図7に示すように、エミッタ領域15は、ポリシリコンパターン19の直下の位置に入りこむように形成される。
さらに、この層間絶縁膜41を部分的にエッチングしてコンタクトホールを形成し、コンタクトホール内にプラグ電極43a〜43cを形成する。そして、これらプラグ電極43a〜43cと接続するように、層間絶縁膜41上に配線45a〜45cを形成する。配線45a〜45cにより、バイポーラトランジスタ10は例えば他の素子と電気的に接続される。これにより、図1に示した半導体装置100が完成する。
本発明の第1実施形態によれば、シリコン基板1の表面であって、少なくともエミッタ領域15とベース領域13との境界部21上にシリコン酸化膜17とポリシリコンパターン19とを形成している。そして、シリコン酸化膜17とシリコン基板1との界面に塩素を偏析させている。これにより、境界部21に存在する未結合手を塩素で終端することができ、エミッタ領域15からベース領域13にかけて存在する界面準位を低減することができる。
本発明では、例えば、上記のバーティカル型のバイポーラトランジスタ10と、他の素子とを同一の基板に混載していてもよい。他の素子としては、例えば、抵抗素子若しくは容量素子、又は、MOS(metal oxide semiconductor)トランジスタなどが挙げられる。第2実施形態では、素子の一例として、MOSトランジスタを混載する場合について説明する。
図9に示すように、シリコン基板1には、例えばバイポーラ領域とCMOS領域とが用意されている。バイポーラ領域には、例えば第1実施形態で説明したバーティカル型のバイポーラトランジスタ10が形成されている。また、CMOS領域には、例えばNMOSトランジスタ70とPMOSトランジスタ80とが形成されている。以下、NMOSトランジスタ70とPMOSトランジスタ80とを合せて、CMOSトランジスタ90という。
図9に示した半導体装置200では、その製造の過程において、バイポーラトランジスタ10を形成するための工程と、CMOSトランジスタ90を形成するための工程とを一部兼用すること(即ち、工程の一部を共通化すること)が可能である。即ち、シリコン酸化膜17は、ポリシリコンパターン19とシリコン基板1とを絶縁するために形成する膜であり、絶縁性を有していれば足りる。このため、上記のバイポーラトランジスタ10をCMOSプロセスに組み込む場合は、シリコン酸化膜17を、CMOSトランジスタ90のゲート酸化膜97と同時に形成することが可能である。また、ポリシリコンパターン19も、CMOSトランジスタ90のゲート電極99と同時に形成することが可能である。
また、上記のPOCl3アニールでは、CMOSトランジスタ90のゲート酸化膜97とシリコン基板1との界面にも塩素が注入される。その結果、ゲート酸化膜97とシリコン基板1との界面には塩素が、例えば1×1017cm−3以上の濃度で存在する。これにより、ゲート酸化膜97とシリコン基板1との界面に存在する未結合手も塩素で終端することができる。このため、1/fノイズなどの界面準位に敏感なMOSFET(MOS field effect transistor)特性についても改善効果を期待することができる。
なお、第1実施形態で説明した半導体装置100、又は、第2実施形態で説明した半導体装置200は、N型をP型に、P型をN型にそれぞれ入れ替えた構成であってもよい。例えば、図10に示すように、バイポーラトランジスタ10は、NPNではなく、PNPバイポーラトランジスタであってもよい。このような構成であっても、POCl3アニールを行うことにより、β値を大きくすることができ、且つβ値のばらつきを小さくすることができる。
図11は、POCl3アニールを行ったもの(即ち、実施形態)と、POCl3アニールを行っていないもの(即ち、比較形態)とについて、SIMS解析により塩素の濃度分布を確認した結果を示す図である。なお、実施形態と比較形態は、POCl3アニールの有り/無し以外は、全て同一の条件で形成したバーティカル型のNPNバイポーラトランジスタであり、その構造は図1に示した通りである。
図12において、実施形態(POCl3アニール有り)と比較形態(POCl3アニール無し)とを比較すると、実施形態の方がβ値が大きく、且つ、β値のばらつきが小さい。より詳しく説明すると、下記の表1に示すように、実施形態は、比較形態と比べて、β値が約1.4倍、β値のばらつき(σ/ave.)が約1/3となる特性を実現することが確認された。
3 素子分離膜
10 バイポーラトランジスタ
11 コレクタ領域
12 コレクタコンタクト領域
13 ベース領域
14 ベースコンタクト領域
15 エミッタ領域
17 シリコン酸化膜
19 ポリシリコンパターン
19´ ポリシリコン膜
21 境界部
41 層間絶縁膜
43a-43c プラグ電極
45a-45c 配線
51、53、55 レジストパターン
70 NMOSトランジスタ
80 PMOSトランジスタ
90 CMOSトランジスタ
97 ゲート酸化膜
99 ゲート電極
100、200 半導体装置
Claims (4)
- バーティカル型のバイポーラトランジスタをシリコン基板に備える半導体装置であって、
前記バイポーラトランジスタは、
前記シリコン基板に形成された第1導電型のベース領域と、
前記シリコン基板に形成されて前記ベース領域と接する第2導電型のエミッタ領域と、
前記シリコン基板の表面であって前記ベース領域と前記エミッタ領域との境界部上に形成されたシリコン酸化膜と、
前記シリコン酸化膜上に形成されたシリコン膜と、を有し、
前記シリコン酸化膜と前記シリコン基板との界面に塩素元素が1×1017cm−3以上の濃度で存在することを特徴とする半導体装置。 - 前記シリコン膜に塩素元素が1×1016cm−3以上の濃度で存在することを特徴とする請求項1に記載の半導体装置。
- バーティカル型のバイポーラトランジスタとMOSトランジスタとを同一のシリコン基板に備える半導体装置であって、
前記バイポーラトランジスタは、
前記シリコン基板に形成された第1導電型のベース領域と、
前記シリコン基板に形成されて前記ベース領域と接する第2導電型のエミッタ領域と、
前記シリコン基板の表面であって前記ベース領域と前記エミッタ領域との境界部上に形成されたシリコン酸化膜と、
前記シリコン酸化膜上に形成されたシリコン膜と、を有し、
前記MOSトランジスタは、
前記シリコン基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
前記シリコン酸化膜と前記シリコン基板との界面、及び、前記ゲート絶縁膜と前記シリコン基板との界面にはそれぞれ、塩素元素が1×1017cm−3以上の濃度で存在することを特徴とする半導体装置。 - バーティカル型のバイポーラトランジスタをシリコン基板に形成する半導体装置の製造方法であって、
前記シリコン基板に第1導電型のベース領域を形成する工程と、
前記ベース領域が形成された前記シリコン基板上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上にシリコン膜を形成する工程と、
前記シリコン膜と前記シリコン酸化膜とが形成された前記シリコン基板に、オキシ塩化リンを含む雰囲気中での熱処理を施して、前記オキシ塩化リンに含まれる塩素元素を前記シリコン酸化膜と前記シリコン基板との界面に導入する工程と、
前記熱処理が施された後で、前記シリコン膜を部分的にエッチングして開口部を形成する工程と、
前記開口部を通して前記シリコン基板に第2導電型の不純物を導入して、前記シリコン基板に前記ベース領域と接する第2導電型のエミッタ領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
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