CN103563066B - 互补双极型反相器 - Google Patents

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Abstract

示例实施例是一种互补晶体管反相器电路。所述电路包括：绝缘体上半导体（SOI）衬底、被制造在所述SOI衬底上的横向PNP双极型晶体管和被制造在所述SOI衬底上的横向NPN双极型晶体管。横向PNP双极型晶体管包括PNP基极、PNP发射极和PNP集电极。横向NPN双极型晶体管包括NPN基极、NPN发射极和NPN集电极。PNP基极、PNP发射极、PNP集电极、NPN基极、NPN发射极和NPN集电极毗邻SOI衬底的掩埋绝缘体。

Description

互补双极型反相器
技术领域
本发明涉及半导体电路，更具体地讲，涉及互补双极型反相器电路和制造这种电路的方法。
背景技术
数字逻辑电路的主流是硅CMOS电路。由于微缩CMOS技术中的功耗和发热增加，理想的是降低CMOS电路的工作电压。然而，由于在低工作电压（即，低于0.5伏）下的信噪比余量差，CMOS性能正在达到极限。
在双极型反相器电路中，输出电流与输入电压成指数关系，从而提供比CMOS高得多的跨导和可能的更快的开关速度。然而，传统的垂直双极型晶体管通常不适用于高密度数字逻辑电路，因为由于隔离结构导致它们的封装尺寸大、由于相对大的基极-发射极结区导致它们的寄生电容大、当在饱和模式下偏置即当发射极-基极二极管被正向偏置时相关联的少数载流子电荷存储。
发明内容
在一方面，本发明提供了一种互补晶体管反相器电路。所述电路包括：绝缘体上半导体（SOI）衬底、被制造在所述SOI衬底上的横向PNP双极型晶体管和被制造在所述SOI衬底上的横向NPN双极型晶体管。横向PNP双极型晶体管包括PNP基极、PNP发射极和PNP集电极。横向NPN双极型晶体管包括NPN基极、NPN发射极和NPN集电极。
在另一方面，本发明提供了一种制造互补晶体管反相器电路的方法。所述方法包括在绝缘体上半导体衬底上制造横向PNP晶体管。所述横向PNP双极型晶体管包括PNP基极、PNP发射极和PNP集电极。另一个制造步骤在绝缘体上半导体衬底上制造横向NPN晶体管。所述横向NPN双极型晶体管包括NPN基极、NPN发射极和NPN集电极。接下来，将所述横向PNP晶体管和所述横向NPN晶体管电连接，以形成反相器。将PNP的基极和NPN的基极电连接以形成反相器的输入，将PNP的集电极和NPN的集电极电连接以形成反相器的输出。
附图说明
图1示出本发明构思的互补晶体管反相器电路的示例实施例。
图2示出在顶部区域和底部区域之间具有中间区域的PNP基极和NPN基极的示例。
图3A示出提供绝缘体上硅（SOI）晶圆作为起始衬底。
图3B示出形成虚拟栅叠堆。
图3C示出使用栅叠堆作为注入掩模执行自对准注入以形成重掺杂的发射极区和集电极区。
图3D示出沉积电介质层。
图3E示出去除虚拟栅叠堆。
图3F示出用多晶硅重新填充栅沟槽。
图4A示出提供绝缘体上硅锗（SGOI）作为起始衬底。
图4B示出形成虚拟栅叠堆。
图4C示出在发射极区和集电极区中凹陷形成SiGe层。
图4D示出在发射极区和集电极区中选择性生长外延硅层。
图4E示出沉积电介质层。
图4F示出去除虚拟栅堆叠。
图4G示出用多晶硅重新填充栅。
图5示出代表本发明构思的用于制造互补晶体管反相器电路的示例方法的流程图。
具体实施方式
参照本发明的实施例描述本发明。在本发明的整个说明书中，参照的是图1至图5。当参照附图时，用类似的参考标号表示所有图中示出的类似结构和元件。
图1示出本发明构思的互补晶体管反相器电路102的示例实施例。反相器电路102包括绝缘体上半导体（SOI）衬底。在一个特定实施例中，所使用的SOI晶圆具有10nm至100nm之间的硅厚度和20nm至200nm之间的掩埋绝缘体厚度。反相器电路102还包括位于掩埋氧化物层104上的硅层上构造的横向PNP双极型晶体管106和横向NPN双极型晶体管108。掩埋氧化物层104位于未示出的衬底上。横向PNP双极型晶体管106和横向NPN双极型晶体管108可以通过由电介质材料制成的浅绝缘沟槽122而分开。
横向PNP双极型晶体管106包括在PNP发射极112和PNP集电极114之间的PNP基极110。PNP基极110是n型半导体区并且PNP发射极112和PNP集电极114是通过PNP基极110分开的重掺杂p型半导体区。如本文中使用的，重掺杂意味着每十万个硅原子引入不止一个掺杂物原子。横向PNP双极型晶体管106还包括毗邻PNP基极110的PNP非本征基极区124。PNP非本征基极区124是重掺杂的n型半导体区。此外，PNP基极、PNP发射极和PNP集电极毗邻SOI掩埋氧化物104。
横向NPN双极型晶体管108包括在NPN发射极118和NPN集电极120之间的NPN基极116。NPN基极116是p型半导体区并且NPN发射极118和NPN集电极120是通过NPN基极116分开的重掺杂n型半导体区。横向NPN双极型晶体管108还包括毗邻NPN基极116的NPN非本征基极区126。NPN非本征基极区126是重掺杂的p型半导体区。此外，NPN基极116、NPN发射极118和NPN集电极120毗邻SOI掩埋氧化物104。
反相器电路102包括与NPN非本征基极区126和PNP非本征基极区124电连接的输入端子128。另外，输出端子130与NPN集电极120和PNP集电极114电连接。由与PNP发射极112电连接的电源电压线VDD和与NPN发射极118电连接的地电压线为反相器电路102供电。可以用硅或硅锗合金制造PNP基极110和NPN基极116。
参照图2，PNP基极110和NPN基极116可以包括在顶部区域204和底部区域206之间的中间区域202。基极被构造成使得中间区域202具有比顶部区域204和底部区域206更小的带隙。例如，中间区域由硅锗合金制成并且顶部区域和底部区域由硅制成。至于对在顶部区域204和底部区域206之间具有中间区域202的晶体管基极的详细讨论，读者参照2010年12月2日提交的、名称为“SOISiGe-BASELATERALBIPOLARJUNCTIONTRANSISTOR（SOISiGe基横向双极型结晶体管）”并且其全部内容以引用方式并入本文的美国专利申请No.12/958647。
参照图3A至图3F，本发明的实施方式包括用于制造互补晶体管反相器电路的方法。所述方法包括：在绝缘体上硅衬底上制造横向PNP晶体管；在绝缘体上硅衬底上制造横向NPN晶体管；以及将横向PNP晶体管和横向NPN晶体管电连接，以形成反相器。
在图3A中，所述方法包括提供绝缘体上硅（SOI）晶圆作为起始衬底。硅层304位于未示出的衬底上的掩埋氧化物302之上。硅厚度可以是例如在10nm至100nm之间，而掩埋绝缘体厚度在20nm至200nm之间。可以使用浅沟槽隔离来限定有源硅器件区。这个步骤可以包括：去除有源硅器件区之间的硅层；用氧化物填充沟槽并且抛光晶圆，以形成平面表面。在沟槽隔离步骤期间限定至少一个NPN晶体管和PNP晶体管器件区。
接下来，使用带掩模的注入步骤将p型硅304在NPN器件区中掺杂到大约1×1018个/cm3至1×1019/cm3。另一个注入步骤将n型硅在PNP器件区中掺杂至大致相近浓度。
接下来，在图3B中，形成虚拟栅叠堆306（随后将被去除）。虚拟栅叠堆306包括电介质层308和多晶硅层310。总栅堆叠高度可以在50nm至200nm之间。虚拟栅堆叠可以比硅厚度高，以便于进行自对准注入。
在形成虚拟栅叠堆306之后，选择性蚀刻多晶硅层和电介质层，直至下面的硅层304。另外，通过沉积电介质层（例如，氮化物）之后进行回蚀，形成侧壁分隔件312。
在图3C中，使用栅叠堆306作为注入掩模执行自对准注入，以形成重掺杂的发射极314区和集电极316区。NPN晶体管被掺杂n型而PNP晶体管被掺杂p型。掺杂浓度的范围可以在5×1019个/cm3至5×1020个/cm3。
接下来，在图3D中，沉积电介质层318（例如，氧化物）。这之后进行回抛光（polishback）以与栅叠堆的多晶硅层310形成平面表面。
在图3E中，去除虚拟栅。这个处理包括在NPN晶体管器件区和PNP晶体管器件区中都蚀刻掉被暴露的多晶硅层，然后蚀刻掉下面的电介质层。
在图3F中，用多晶硅320重新填充栅沟槽。在这个步骤之后进行回抛光，以与电介质层318形成平面表面。通过带掩模的注入对多晶硅层320进行掺杂；对NPN晶体管进行p型掺杂并且对PNP晶体管进行n型掺杂。掺杂的多晶硅层320充当用于接触下面的本征基体层322的非本征基体。
反相器制造经历进一步的处理，诸如，在保持分隔件完好的同时去除栅材料外部的电介质层。该处理可以额外地在自对准硅化处理之前添加分隔件层。接下来，执行自对准硅化、金属化和接触处理，以将NPN晶体管和PNP晶体管连线，形成互补横向SOI双极型反相器。
上述取代栅工艺流程的一个优点在于，多晶硅栅下方的牺牲电介质层被用作栅叠堆蚀刻处理的蚀刻停止件，用于防止发射极区和集电极区中出现任何凹陷。此外，取代栅工艺通常与传统的CMOS制造工艺兼容。
可供选择地，可以使用“先栅”工艺流程，其中，直接在硅层上沉积多晶硅层，而在其间没有栅电介质层。在这个流程中，不需要去除虚拟栅和重新填充多晶硅栅。然而，在没有蚀刻停止件诸如电介质层的情况下，栅叠堆蚀刻还将去除发射极区和集电极区中的硅层的顶部部分。
如以上提到的，可以用硅-锗合金制造晶体管基极。图4A至图4G示出使用硅-锗合金用于晶体管基极的制造互补晶体管反相器电路的示例方法。
在图4A中，提供绝缘体上硅锗（SGOI）晶圆作为起始衬底。硅-锗合金层404位于未示出的衬底上的掩埋氧化物402上。在一个实施例中，SiGe层厚度在10nm至100nm之间，掩埋绝缘体厚度在20nm至200nm之间。可以通过在SOI晶圆上沉积锗层之后进行热混合处理来形成SGOI晶圆。锗的原子浓度可以大致为10%至50%。
所述制造方法可以包括执行浅沟槽隔离以界定有源器件区。这包括去除有源器件区之间的硅-锗层、用氧化物填充沟槽并且回抛光以形成平面表面。在这个步骤期间界定至少SiGe基NPN晶体管器件区和SiGe基PNP晶体管器件区。
接下来，使用带掩模的注入来掺杂p型SiGe层404。NPN器件区中的掺杂可以是大约1×1018个/cm3至1×1019/cm3。另一个掺杂步骤在PNP器件区中以大致近似浓度掺杂n型SiGe层。
接下来，在图4B中，形成虚拟栅叠堆406（随后将被去除）。虚拟栅叠堆406包括电介质层408（例如，氧化物）、多晶硅层410和另一电介质层412（例如，氮化物）。总栅叠堆高度可以在50nm至200nm之间。虚拟栅叠堆可以比SiGe层厚度厚，以便于进行自对准注入。
在形成虚拟栅叠堆406之后，选择性蚀刻多晶硅层和电介质层，直至下面的硅-锗合金层404。另外，通过沉积电介质层（例如，氮化物）之后进行回蚀来形成侧壁分隔件414。
如图4C中所示，在发射极区和集电极区中凹陷形成SiGe层。这为后续的外延硅生长留下10nm至20nm的种层。
接下来，在图4D中，在发射极区和集电极区中选择性生长外延硅层416。硅层416可以被原位掺杂成NPN晶体管中的n型和PNP晶体管中的p型。可供选择地，与Si基的双极型反相器类似，可以通过自对准注入来掺杂硅层416。用原位掺杂工艺，需要当在NPN晶体管区域上方生长n掺杂硅时保护PNP器件区，反之亦然。掺杂浓度的范围在5×1019个/cm3至5×1020个/cm3。
接下来，在图4E中，沉积电介质层418（例如，氧化物）。这之后进行回抛光以与栅叠堆的多晶硅层410形成平面表面。
在图4F中，去除虚拟栅。这个处理包括在NPN晶体管器件区和PNP晶体管器件区中都蚀刻掉被暴露的多晶硅层，然后蚀刻掉下面的电介质层。
在图4G中，用多晶硅420重新填充栅沟槽。这个步骤之后进行回抛光，以与电介质层418形成平面表面。通过带掩模的注入对多晶硅层420进行掺杂；对NPN晶体管进行p型掺杂并且对PNP晶体管进行n型掺杂。掺杂的多晶硅层420充当用于接触下面的本征基体层422的非本征基体。
反相器制造经历进一步的处理，诸如，在保持分隔件完好的同时去除栅材料外部的电介质层。这个处理可以额外地在自对准硅化处理之前添加分隔件层。接下来，执行自对准硅化处理，之后执行金属化和接触处理，以将NPN晶体管和PNP晶体管连线，形成互补SiGe基横向SOI双极型反相器。
图5示出代表本发明构思的用于制造互补晶体管反相器电路的示例方法502的流程图。
所述方法包括制造操作504，其中，在绝缘体上半导体（SOI）衬底上形成横向PNP晶体管。所述方法还包括制造操作506，其中，在绝缘体上半导体衬底上形成横向NPN晶体管。接下来，连接操作508将横向PNP晶体管和横向NPN晶体管电连接，以形成反相器。
如以上讨论的，横向PNP双极型晶体管包括PNP基极、PNP发射极和PNP集电极。PNP基极、PNP发射极和PNP集电极毗邻SOI衬底的掩埋绝缘体。此外，横向NPN双极型晶体管包括NPN基极、NPN发射极和NPN集电极。NPN基极、NPN发射极和NPN集电极也毗邻SOI衬底的掩埋绝缘体。另外，连接操作508包括将PNP基极电连接到NPN基极并且将PNP集电极电连接到NPN集电极。可以用硅或硅-锗合金制造NPN基极和PNP基极。掩埋绝缘体可以是氧化物。
制造操作504可以包括用n型掺杂物掺杂绝缘体上半导体衬底的PNP区，以形成n型区。然后，在PNP基极上方形成虚拟叠堆并且使用虚拟叠堆作为掩模注入p型掺杂物以形成重掺杂的p型发射极区和重掺杂的p型集电极区。接下来，虚拟叠堆被去除并且被毗邻PNP基极的PNP非本征基极区所取代。如以上详细描述的，虚拟叠堆可以包括电介质氧化物层和电介质氧化物层上方的半导体层。PNP非本征基极区可以是重掺杂的n型半导体区。制造操作504还可以包括沿着PNP虚拟叠堆的两侧形成电介质侧壁分隔件。
制造操作506可以包括用p型掺杂物掺杂绝缘体上半导体衬底的NPN区，以形成p型区。然后，在NPN基极上方形成虚拟叠堆并且使用虚拟叠堆作为掩模注入n型掺杂物以形成重掺杂的n型发射极区和集电极区。接下来，虚拟叠堆被去除并且被毗邻NPN基极的NPN非本征基极区所取代。在这种情况下，虚拟叠堆包括电介质氧化物层和电介质氧化物层上方的半导体层。NPN非本征基极区可以是重掺杂的p型半导体区。制造操作506还可以包括沿着NPN虚拟叠堆的两侧形成电介质侧壁分隔件。
方法502可以包括在包含横向PNP晶体管的PNP区和包含横向NPN晶体管的NPN区之间形成隔离沟槽。然后，用电介质材料填充隔离沟槽。
通过描述本发明的实施例（旨在是示例性和非限制性的），注意到，根据以上教导，本领域的技术人员能够进行修改和变形。因此，要理解，可以在所公开的特定实施例中进行变化，这些变化在如所附权利要求书概括的本发明的范围和精神内。由此描述了本发明的方面，用专利法要求的细节和特质，在所附权利要求书中阐述专利证书要求和希望的内容。

Claims (19)

1.一种互补晶体管反相器电路，包括：
绝缘体上半导体SOI衬底；
横向PNP双极型晶体管，其被制造在所述SOI衬底上，所述横向PNP双极型晶体管包括PNP基极、PNP发射极和PNP集电极；
横向NPN双极型晶体管，其被制造在所述SOI衬底上，所述横向NPN双极型晶体管包括NPN基极、NPN发射极和NPN集电极；以及
NPN非本征基极区，其毗邻所述NPN基极，所述NPN非本征基极区是重掺杂的p型半导体区。
2.根据权利要求1所述的互补晶体管反相器电路，
其中所述NPN基极是p型半导体区；
其中所述NPN发射极和所述NPN集电极是通过所述NPN基极分开的重掺杂的n型半导体区；并且
其中所述NPN基极、所述NPN发射极和所述NPN集电极毗邻所述SOI衬底的掩埋绝缘体。
3.一种互补晶体管反相器电路，包括：
绝缘体上半导体SOI衬底；
横向PNP双极型晶体管，其被制造在所述SOI衬底上，所述横向PNP双极型晶体管包括PNP基极、PNP发射极和PNP集电极；
横向NPN双极型晶体管，其被制造在所述SOI衬底上，所述横向NPN双极型晶体管包括NPN基极、NPN发射极和NPN集电极；以及
PNP非本征基极区，其毗邻所述PNP基极，所述PNP非本征基极区是重掺杂的n型半导体区；并且
其中所述PNP基极是n型半导体区；
其中所述PNP发射极和所述PNP集电极是通过所述PNP基极分开的重掺杂的p型半导体区；并且
其中所述PNP基极、所述PNP发射极和所述PNP集电极毗邻所述SOI衬底的掩埋绝缘体。
4.根据权利要求1所述的互补晶体管反相器电路，还包括：
PNP非本征基极区，其毗邻所述PNP基极，所述PNP非本征基极区是重掺杂的n型半导体区；以及
输入端子，其与所述NPN非本征基极区和所述PNP非本征基极区电连接。
5.根据权利要求1所述的互补晶体管反相器电路，还包括与所述NPN集电极和所述PNP集电极电连接的输出端子。
6.根据权利要求1所述的互补晶体管反相器电路，还包括：
地电压线，其电连接到所述NPN发射极；以及
电源电压线，其电连接到所述PNP发射极。
7.根据权利要求1所述的互补晶体管反相器电路，其中由硅和硅-锗合金之一制造所述NPN基极。
8.根据权利要求1所述的互补晶体管反相器电路，其中由硅和硅-锗合金之一制造所述PNP基极。
9.根据权利要求1所述的互补晶体管反相器电路，
其中所述PNP基极包括在第一顶部区域和第一底部区域之间的第一中间区域，所述第一中间区域具有比所述第一顶部区域和所述第一底部区域更小的带隙；以及
其中所述NPN基极包括在第二顶部区域和第二底部区域之间的第二中间区域，所述第二中间区域具有比所述第二顶部区域和所述第二底部区域更小的带隙。
10.一种制造互补晶体管反相器电路的方法，所述方法包括：
在绝缘体上半导体SOI衬底上制造横向PNP晶体管，所述横向PNP双极型晶体管包括PNP基极、PNP发射极和PNP集电极；
在绝缘体上半导体衬底上制造横向NPN晶体管，所述横向NPN双极型晶体管包括NPN基极、NPN发射极和NPN集电极；以及
将所述横向PNP晶体管和所述横向NPN晶体管电连接，以形成反相器，
其中制造所述横向PNP晶体管包括：
在所述PNP基极上方形成虚拟叠堆，所述虚拟叠堆包括电介质层和所述电介质层上方的半导体层；
去除所述虚拟叠堆；以及
用毗邻所述PNP基极的PNP非本征基极区取代所述虚拟叠堆，所述PNP非本征基极区是重掺杂的n型半导体区。
11.一种制造互补晶体管反相器电路的方法，所述方法包括：
在绝缘体上半导体衬底上制造横向PNP晶体管，所述横向PNP双极型晶体管包括PNP基极、PNP发射极和PNP集电极；
在绝缘体上半导体衬底上制造横向NPN晶体管，所述横向NPN双极型晶体管包括NPN基极、NPN发射极和NPN集电极；以及
将所述横向PNP晶体管和所述横向NPN晶体管电连接，以形成反相器，
其中制造所述横向NPN晶体管包括：
在所述NPN基极上方形成虚拟叠堆，所述虚拟叠堆包括电介质层和所述电介质层上方的半导体层；
去除所述虚拟叠堆；以及
用毗邻所述NPN基极的NPN非本征基极区取代所述虚拟叠堆，所述NPN非本征基极区是重掺杂的p型半导体区。
12.根据权利要求10所述的方法，还包括：
在包含所述横向PNP晶体管的PNP区和包含所述横向NPN晶体管的NPN区之间，形成隔离沟槽；以及
用电介质材料填充所述隔离沟槽。
13.一种制造互补晶体管反相器电路的方法，所述方法包括：
在绝缘体上半导体衬底上制造横向PNP晶体管，所述横向PNP双极型晶体管包括PNP基极、PNP发射极和PNP集电极；
在绝缘体上半导体衬底上制造横向NPN晶体管，所述横向NPN双极型晶体管包括NPN基极、NPN发射极和NPN集电极；以及
将所述横向PNP晶体管和所述横向NPN晶体管电连接，以形成反相器，
其中制造所述横向PNP晶体管包括：
用n型掺杂物掺杂绝缘体上半导体衬底的PNP区，以形成n型区；
在所述PNP区上方形成PNP虚拟叠堆，所述虚拟叠堆包括电介质层和所述电介质层上方的半导体层；
使用所述虚拟叠堆作为掩模注入p型材料，以形成重掺杂的p型发射极区和重掺杂的p型集电极区；
去除所述PNP虚拟叠堆；以及
用毗邻所述n型区的PNP本征基极区取代所述虚拟叠堆，所述PNP本征基极区是重掺杂的n型半导体区。
14.根据权利要求13所述的方法，还包括沿着所述PNP虚拟叠堆的两侧形成电介质侧壁分隔件。
15.一种制造互补晶体管反相器电路的方法，所述方法包括：
在绝缘体上半导体衬底上制造横向PNP晶体管，所述横向PNP双极型晶体管包括PNP基极、PNP发射极和PNP集电极；
在绝缘体上半导体衬底上制造横向NPN晶体管，所述横向NPN双极型晶体管包括NPN基极、NPN发射极和NPN集电极；以及
将所述横向PNP晶体管和所述横向NPN晶体管电连接，以形成反相器，
其中制造所述横向NPN晶体管包括：
用p型掺杂物掺杂绝缘体上半导体衬底的NPN区，以形成p型区；
在所述NPN区上方形成NPN虚拟叠堆，所述虚拟叠堆包括电介质层和所述电介质层上方的半导体层；
使用所述虚拟叠堆作为掩模注入n型材料，以形成重掺杂的n型发射极区和重掺杂的n型集电极区；
去除所述NPN虚拟叠堆；以及
用毗邻所述p型区的NPN非本征基极区取代所述虚拟叠堆，所述NPN非本征基极区是重掺杂的p型半导体区。
16.根据权利要求15所述的方法，还包括沿着所述NPN虚拟叠堆的两侧形成电介质侧壁分隔件。
17.根据权利要求10所述的方法，其中将所述横向PNP晶体管和所述横向NPN晶体管电连接包括：
将所述PNP基极电连接到所述NPN基极；
将所述PNP集电极电连接到所述NPN集电极。
18.根据权利要求10所述的方法，其中由硅和硅-锗合金之一制造所述NPN基极和所述PNP基极。
19.根据权利要求10所述的方法，其中所述PNP基极、所述PNP发射极、所述PNP集电极、所述NPN基极、所述NPN发射极和所述NPN集电极毗邻所述SOI衬底的掩埋绝缘体。
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