CN1901195A

CN1901195A - 电子电路和具有可变偏压的存储电路

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Publication number: CN1901195A
Application number: CNA2006101059671A
Authority: CN
Inventors: 拉吉夫·V·乔什
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2005-07-19
Filing date: 2006-07-19
Publication date: 2007-01-24
Anticipated expiration: 2026-07-19
Also published as: US7236408B2; CN1901195B; US20070018257A1

Abstract

本发明提供了一种技术，用于在诸如互补金属氧化物半导体(CMOS)电路的电路中选择性地偏压阱，所述电路具有两种类型的晶体管，一种类型形成在基板上，而另一种类型形成在阱上。例如，该电路可以为存储电路，并且选择性阱偏压可以根据进行的是读或写操作而改变。另一方面，存储电路中的单元可以经历变化的偏压，还是根据诸如进行的是读或写操作。

Description

电子电路和具有可变偏压的存储电路

技术领域

本发明总体上涉及电技术，特别是涉及电子电路。

背景技术

随着电路制造技术按比例减小，管芯之间(inter-die)和管芯内部(intra-die)在工艺参数方面的变化，如沟道长度L、宽度W、阈值电压V_t等，在电路设计中已经成为严重问题。例如，在静态随机存储器(SRAM)单元中的相邻晶体管之间，器件到器件(管芯内部)在L、W或V_t方面的变化可以明显地降低单元的稳定性，并且可以导致读写延时。由于烧入(burn-in)后的负偏压不稳定(NBTI)效应引起了p型(PFET)场效应晶体管(FET)的Vt的劣化，导致了读写操作期间V_min(操作内存单元所需最小电压)的问题。如果PFET制成太强(也就是，对于给定的漏极-源极电压差V_DS，具有相对高的漏电流i_D)，则写入容限可能明显劣化。

因此，人们希望解决出现在电子电路设计中产生的各种问题，例如，可以在电子存储电路中遇到的，在具有几种操作模式(例如读模式和写模式)的电子电路中出现的问题。

发明内容

本发明的原理提供有关电子电路的可变偏压的技术。根据本发明一个方面的电子电路的示范性实施例，可以具有第一类型的基板，例如，p型或者n型，并且还可以具有形成在基板中的阱。该阱可以典型地为基板的相反类型。此外，示范性电路也可以具有：至少一个与阱相同类型的FET，其制作在基板上；和至少一个与基板相同类型的FET，其制作在阱上。该示范性电路还可以包括阱-偏压电路。这样的阱-偏压电路可以构造成以第一方式偏压阱，对于第一操作模式预选了第一方式，以及以不同于第一方式的第二方式偏压阱，对于第二操作模式预选了第二方式。

在本发明的一个或多个示范性实施例中，电子电路可以为存储电路，例如SRAM电路。基板可以为p型，而阱可以为n型。此外，PFET可以使用混合取向技术(HOT，hybrid orientation technology)。此外，与第二方式相比，第一方式中的偏压可以为减少的偏压，以在读操作期间增强FET的电流对于电压特性，同时也可以增加偏压，以在写操作期间减弱电流对于电压特性。

另一方面，本发明的一个或多个示范性实施例可以包括存储电路，其中对于读和写操作改变了存储单元中的晶体管的偏压。

参照附图，通过对其中的下述示例性实施例的详细描述，本发明的这些和其它的目的、特征和优点将变得明了。

附图说明

图1展示了根据本发明一个方面的电子电路的示范性实施例；

图2展示了示范性n型FET(NFET)，具体而言n型金属氧化物半导体FET(MOSFET)的漏电流对于漏极-源极电压特性；

图3是类似于图2的但是对于PFET，具体而言p型MOSFET的一族曲线；

图4展示了根据本发明的一方面的包括阱-偏压电路的存储电路的示范性实施例；

图5描绘了根据本发明另一方面的阱-偏压电路的替换实施例；

图6展示了图5的阱-偏压电路的真值表；

图7展示了在半选择模式下描绘噪声和PFET阈值电压变化的模拟结果；

图8描绘了根据本发明另一方面的包括单元-偏压电路的存储电路的另一个示范实施例；

图9描绘了图8的单元-偏压电路的真值表；

图10描绘了根据本发明另一方面具有单元-偏压电路的存储电路的另一个替换示范性实施例；

图11描绘了根据本发明另一方面的示范性方案，用于将信号栅控到存储单元中的通过晶体管的栅极；以及

图12描绘了根据本发明另一方面的示范性实施例，用于实施图11的技术。

具体实施方式

现在来关注图1，其描绘了根据本发明一个方面的示范性电子电路100。电路100至少具有第一和第二操作模式。这样的模式可以宽泛地理解为任何类型的模式、操作级、操作状态、操作条件(包括任何空闲或类似模式)等等，其可受益于可变偏压的阱和/或晶体管。如将在下面讨论，在示范性存储电路中，操作模式可以为(例如)“读”和“写”模式。电路100包括第一类型的基板102，p型或者n型。电路100还包括形成在基板102上的阱104。阱104典型地为与基板102相反的类型。在图1所示的例子中，基板102是p型，而阱104是n型。(也可以称基板为第一类型材料，而阱称为第二类型材料；采用这样的命名法，例如硅的单一材料以两种不同的方法掺杂，从而产生两种不同导电类型，例如p和n，当以一种方法掺杂，如p时，可以构成第一类型材料，而当以另一种方法掺杂，如n时，则构成第二种类型材料)。电路100也包括至少一个与阱104相同类型的FET 106，其制作在基板102上。另外，电路100包括至少一个与基板102相同类型的FET 108，其制作在阱104上。

在图1所示的示范性实施例中，电路100是互补金属氧化物半导体(CMOS)集成电路。注意，晶体管106包括通过接触110和相关的n型区域111形成的漏极和通过接触112和相关的n型区域113形成的源极。此外，晶体管106包括具有适当绝缘层116的栅极114。晶体管108包括通过接触118及相关的p型区域119形成的源极和通过接触120及相关的p型区域121形成的漏极。晶体管108还包括具有相关的绝缘体124的栅极122。可以例如由SiO₂形成适当的隔离区126。晶体管108可以采用HOT可选地形成，其中采用不同的硅晶体取向，以最大化PFET的性能。

电路100还包括阱-偏压电路128，其构造成以第一方式偏压阱104，第一方式为第一操作模式所预选，而以不同于第一方式的第二方式偏压阱104，第二方式为第二操作模式所预选。下面将讨论各种示范性类型的阱-偏压电路。

电路100也可以包括FET-偏压电路130。这种电路可以至少与晶体管106连接，并且可以构造成以至少两种不同的方式偏压晶体管106，例如，其对应于上面讨论的第一和第二操作模式。下面将讨论FET-偏压电路的几个具体的实施例。注意，如图1所示，电路130与晶体管108的源极电互连；晶体管106、108的漏极电互连；晶体管106的源极接地。因而，应该意识到，通常电路130可以对于晶体管106和/或晶体管108具有偏压效应。注意，电路130的功能是偏压晶体管本身，而不是阱(尽管在本发明的一个或更多实施例中，可能结合电路128和130的功能)。

电路130可以具有一个适当的供给电压V₁，并且可以对于晶体管108的源极施加标为V_csv的电压。此外，阱-偏压电路128可以具有供给电压V_cs。还应注意，阱104可以提供有适当的阱接触，为了图示方便的目的这没有明确地展示在图1中，但通过电路128与阱104的互连线暗示。

现在应关注图2和3，其可分别适用于NFET和PFET。注意，贯穿于包括权利要求的本申请文件，都涉及到“增强”或“减弱”FET电流对于电压特性的作用。参照图2，在NFET的背景中，所提及的增强电流对于电压特性旨在指示对于给定的漏极-源极电压差V_DS，导致更大漏极电流i_D的偏压的变化(即栅极-源极电压曲线V_GS4的曲线与V_GS1曲线相比代表了“更强的”电流对于电压特性)。相反，“减弱”电流对于电压特性的作用，旨在指示对于给定的漏极-源极电压V_DS导致降低的漏极电流的作用。即与曲线V_GS4相比，曲线V_GS1代表了“减弱”的FET。

在图3中，对于给定的(负)漏极-源极电压差V_DS，表示较大(负)漏极电流i_D的曲线被认为对于给定的漏极-源极电压差要“强”于具有较小漏极电流的曲线(即与曲线V_GS1相比，曲线V_GS4被认为表示更强的电流对于电压特性)。因而，作为例子，与第二方式相比，以第一方式的上述的偏压可以为减少的偏压，从而在第二操作模式期间增强晶体管108的电流对于电压特性。而与第一方式相比，以第二方式的偏压可以包括增加的偏压，从而在第一操作模式期间减弱晶体管108的电流对于电压特性。如上讨论应注意的是，前述的第一和第二模式可以例如为在存储电路中的读和写模式。然而，如上面的讨论，本发明可以扩展到具有不同操作模式的任何类型的电路和可以受益于不同的偏压，并且也可以扩展到超出第一和第二模式的另外模式(偏压和/或操作)。

参照图2和3，应该认识到，FET的漏极电流通常为栅极-源极电压差、阈值电压、漏极-源极电压差和各种物理器件参数的函数。“加强”和“减弱”已经在栅极-源极电压曲线族的背景中讨论，但所述术语同样地适用于由阈值电压V_t中的变化产生的对于给定的V_DS的漏极电流的变化。这样的V_t中的变化可以又成为改变阱偏压(或直接形成在基板上的器件的基板偏压)的结果。

现在来关注图4，其描绘了根据本发明另一个方面的存储电路400的示范性实施例。应该认识到，电路400尽管以示意性形式描绘，但是典型地形成在p型或n型基板上。此外，电路400可以典型地包括NFET和PFET，并且通常可以包括许多的形成在基板中的阱。阱是p型或n型，并且典型地是与基板相反的类型。电路400包括许多位线结构。在图4的示范性实施例中，每一个结构由真位线402和互补位线404形成。虽然在图4的示范性实施例中展示了真和互补对，但是应该认识到，本发明的原理可以应用到每一个结构仅使用单条位线的构造上。电路400也可以包括许多字线408，其与由位线402、404形成的位线结构相交，以形成许多单元位置。在图4的示范性实施例中，展示了与字线“0”和字线“n”相交的三条位线结构。其它的字线可以设置为由省略号标示。存储电路40还可以包括许多单元410，设置在由字线408与通过位线对402、404形成的位线结构的交叉点形成的单元位置处。每个单元可以例如经由通过晶体管(pass transistor)412有选择地连接到对应的一个位线结构上。这样的连接可以在对应的一条字线408的控制下。当将适当的信号施加到给定的一条字线时，将电压施加到通过晶体管412的栅极上，导致它们导通，并且将适当的(诸)单元410与通过真和互补位线对402、404形成的位线结构相互连接。

每个单元410可以包括至少一个第一场致效应晶体管414，其制作在基板上，并且与基板的类型相反。在图4所示的示范性实施例中，基板是p型，阱是n型，而第一场致效应晶体管是NFET。此外，单元410可以包括制作在对应的一个阱上的第二FET 416。第二FET 416典型地与基板为同一类型。在图4所示的示范性实施例中，第二FET 416是制作在n阱上的PFET，而单元是标准6晶体管静态随机存储器(6T SRAM)单元。每个单元包括另外的NFET 418和另外的PFET 420以公知的方式与晶体管414、416电互连，导致由两个交叉连接的反相器形成的触发器。应该理解的是，展示6T单元是为了说明的目的，并且可以使用8晶体管单元或各种其它类型的单元。

电路400还可以包括阱-偏压电路。阱-偏压电路可以构造为以适于读操作的第一方式偏压适当的一个阱，而以不同于第一方式的适于写操作的第二方式偏压适当的一个阱。应该认识到，在图4的示范性实施例中，单元410形成为多个行422和多个列406。在图4所示的示范性实施例中，阱-偏压电路可以包括许多列阱-偏压单元424。每个单元424可以包括第一控制FET426，其构造成保持供给电压V_CS。第一控制FET 426也可以具有构造成设置在控制电压BSWC的栅极、和第二漏极/源极端子。应当注意到，在图4的示范性实施例中，每个PFET 416、420可以形成在其自身的n阱上，每个列406可以对应于通过真和互补位线对402、404形成的位线结构的给定之一，而在给定的列406中，与PFET相关的一些或所有的阱可以电互连。第一控制FET 426的第二漏极/源极端子可以连接到对应于一个列406的电互连的阱上。

列阱-偏压单元424还可以包括：第二控制FET428，其具有第一漏极/源极端子，连接到对应于一个列406的电互连的阱上；栅极，其构造成设置在控制电压BSWC；和第二漏极/源极端子，其构造为接地。第二控制FET是与第一控制FET相反的类型；在图4的示范性实施例中，第一控制FET是PFET，而第二控制FET是NFET。应该认识到，当控制电压BSWC设置在第一逻辑电平时，第一控制FET 426将导通，以设置对应列406的电互连的阱为供给电压V_CS上。当控制电压BSWC设置在与第一逻辑电平相反的第二逻辑电平时，第二控制FET 428将导通，以便把对应于一个列的电互连的阱接地。列阱-偏压单元428还可以包括具有第一输入、使能输入和输出的使能反相器430，输出连接到第一和第二控制FET 426、428的栅极。

在读操作期间，可以将减少的偏压施加到阱上，以便在读操作期间加强形成在阱上的FET的电流对于电压的特性。因而，在读操作期间，可以将适当的控制信号施加到晶体管426、428的栅极上，以便将阱接地。相反，对于写操作，可以施加适当的控制信号，以将阱保持在供给电压V_CS，以便在写操作期间减弱形成在阱上的FET的电流对于电压特性。“加强”和“减弱”是在读和写两种不同情况下比较形成在阱上的FET的上述讨论的的电流对于电压特性的相对术语。应该注意到，关于图4讨论的阱-偏压电路是一种可能类型的阱-偏压电路，其可用于图1中所示的一般情况。还应注意，在除了“读”和“写”的条件之外，也可以使用适当的偏压；例如，在所谓的“半选择”条件下，其中选择了给定的字线但没有选择给定的列，通过阱接地，可以维持在阱中的FET而具有相对强的电流相对电压特性。

在图4所示的示范性实施例中，PFET可以大批形成在需要的n-阱上。NFET可以是大批的。也可以采用在绝缘体上硅的结构。通过以HOT制作它们，可以增强PFET的迁移率。注意，在半选择条件期间n-阱的接地，以及伴随的PFET的加强，增强了单元在半选择环境期间保持其状态的能力。因为PFET具有较高的迁移率，即，PFET对NFET迁移率比率与传统基板技术相比较高，所以当采用HOT时增强了这个效果。当PFET在更高电压操作时由于PFET趋向具有更高的迁移率，因此在半选择条件期间可以获得所需稳定性增加。此外，因为在写操作期间可以以低电压操作高迁移率PFET，所以改善了操作单元所需的最小电压V_min。在读操作期间，电流电压特性的加强帮助了读取数据。因而，在读、写和半选择条件下，可以获得适当的器件强度，以最小化稳定性劣化。在半选择条件期间，传统实践是将位线维持在逻辑电平“1”电压。在本发明的一个或更多的示范性实施例中，在半选择条件期间，位线可以允许浮置以改善稳定性。注意，虽然图4的示范性实施所描绘的PFET形成在n阱上，但是该结构可以以相反方式形成，即NFET可以替代PFET(且反之亦然)，n基板可以用于替代p-基板，而p阱可以用来代替n阱。在后面的情况中，可以使用三阱结构，例如，p基板、p阱和NFET。在这种情况下，可以按需进行适当的极性变化。

现在参考图5，根据本发明的另一方面，描绘了发明的阱-偏压电路的示范性控制部分500。部分500可以用使能的反相器430(且也可以根据图1的一般情况来采用)代替。更具体而言，部分500的输出是反BSWC信号、BSWC。将这样的信号施加到图4中的晶体管426、428的栅极。部分500包括第三控制FET 502，其具有构造成保持控制电压BSEARLY的第一漏极/源极端子、栅极、和第二漏极/源极端子。部分500还包括第四控制FET 504，其具有连接到第三控制FET 502的第一漏极/源极端子的第一漏极/源极端子、栅极和第二漏极/源极端子。此外，部分500包括第五控制FET 506，具有连接到第三和第四控制FET 502、504的第二漏极/源极端子的第一漏极/源极端子、连接到第三控制FET 502的栅极和构造成接地的第二漏极/源极端子。此外，如图4所示，部分500可以包括反相器508，其连接到第三和第四控制FET 502、504的第二漏极/源极端子，并且具有连接到的第一和第二控制FET 426、428的栅极上的输出。

仍来关注图5，也应关注图6，其是示范性控制部分的真值表。当输入BSEARLY、WCEARLY和 WCEARLY被施加到到图5的部分时，产生所需的BSWCEARLY，然后用反相器508转换，产生如图6中第四列所示的 BSWC。当 BSWC被施加到到晶体管426、428的栅极时，所需的操作列在图6的表的第5列中，而PFET体获得产生的条件列在图6最后一列中。再次注意图5和图6中所示，是反BSWC信号即 BSWC施加到FET 426、428的栅极，然而，对于具有使能反相器430的如图4所示的构造，BSWC信号被施加到FET 426、428的栅极。为了获得阱所需的偏压条件，只要适当极性的信号被施加到FET 426、428的栅极，就可以使用任何适当的控制方案。

现在来关注图7，其为噪声和阈值电压图，利用IBM PowerSpice仿真软件产生(也可以使用其它版本的公知的Spice软件或模拟工具)。X轴的单位是mV，而Y轴提供在给定范围内的取样计数。无阴影的条代表在内部节点的噪声，而阴影条代表在以mV为单位施加的偏压下，对于根据本发明一个方面进行可变阱-偏压的PFET的阈值电压的变化。注意，较大的偏压导致了PFET中的弱点，并且在半选择模式下内部节点上的噪声增加。也应注意当PFET变得足够弱时，可以导致在半选择模式下的单元失效。

现参考图8，其描绘了根据本发明另一方面的存储电路800的示范性实施例。类似于图4的项目的图8中的项目具有相同的参考标号加400后所得的字符，并且不再单独描述。此外，6晶体管单元是说明性的，并且可以采用8晶体管或其它类型的单元。关于图6的上述讨论的在结构上的变化等同地应用于图8。在图8所示的示范性实施例中，不是把可变偏压施加到阱上，而是将单元本身可变地偏压。即，可以提供单元-偏压电路，其构造成，以适于读操作的第一方式，和以不同于第一方式的适于写操作的第二方式偏压单元810中适当的一个，例如与给定的列806的一个相关的那些单元。在图8中，单元-偏压电路可以包括许多列单元-偏压单元840。与图4的构造相反，在图4的构造中将固定的V_CSV施加到每个单元，在图8中，可以将可变的V_CSV施加到每个单元，作为适当的单元-偏压单元的输出。单元-偏压单元列840均可以包括第一和第二控制FET 842、844，其可以为相反的类型。在图8的示范性实施中。FET 842是PFET，而FET 844是NFET。第一控制FET842可以具有构造成保持控制供给电压V_CS的第一漏极/源极端子、构造成设置在控制电压BSWC的栅极、和连接到例如给定单元810或在给定列806中的某些或所有单元810的第二漏极/源极端子。在图8所示的示范性实施中，晶体管842的第二漏极/源极端子连接到在给定单元810中PFET的互连漏极/源极端子。

单元-偏压单元840还可以包括第二控制FET 844，其具有第一漏极/源极端子，所述第一漏极/源极端子连接到给定单元810或在给定列806中的某些或所有单元810。在图8所示的示范性实施例中，对于给定列806中的每个单元，第二控制FET 844的第一漏极/源极端子连接到在给定单元810中的PFET的第一漏极/源极端子上。晶体管844还具有构造成设置在控制电压BSWC的栅极和构造成设置在控制电压V_CS的第二漏极/源极端子。单元840还可以包括使能反相器846，其具有如设置在WCEARLY的第一输入、如设置在BSEARLY的使能输入、和连接到第一和第二控制FET 842、844的栅极的输出。在图8的示范性实施例中，每个单元810的单元功率可以被改变，即根据操作减少或增加，从而使PFET相对地减弱或相对地增强。这样的动态电压缩放可以增强“写”操作，并且可以改善在半选择条件下的稳定性。

图9图示了真值表，在前三列中展示了控制信号BSEARLY、WCEARLY和BSWC。第4列描述了操作，而第5列描述了V_CS的结果值。对于“读”和半选择的条件，在列806中的单元810可以被偏压在标准供给电压Vcs。在前两行中，给定的列是非选择的，并且因此BSEARLY信号是零，表示使能反相器846没有操作。因此，在每种情况，施加到晶体管842、844的栅极的控制电压BSWC为零。当BSWC为零时，PFET 842导通，并且因此V_CSV等于V_CS。在这种情况下NFET 844截止。相反，当BSWC为一时，PFET842为截止，而NFET 844导通；然而，在这个情况下，V_CSV的值将等于V_CS，小于晶体管844的阈值电压V_t。这点在图9的表的第三行中表示。

图10描述了根据本发明另一方面的存储电路1000的示范性实施例。类似于图8中的项目具有相同的参考标号加200后所得的字符，并且不再单独描述。在图10的实施例中，单元1010可以使用列单元-偏压单元1040通过提供两种不同的电压V_CS和V_CS2来偏压。在图10的示范性实施例中，每个列单元-偏压单元1040可以包括：第一FET 1060，具有构造为保持在第一供给电压V_CS的第一漏极/源极端子；栅极；和第二漏极/源极端子，连接到给定单元1010或例如在给定列1006中的所有单元1010。如图10所示，晶体管1060的第二漏极/源极端子可以连接到在给定单元1010中的PFET的第一漏极/源极端子上。

单元1040还可以包括第二控制FET 1062，其具有连接到在列1006中的一个、一些或所有单元1010的第一漏极/源极端子。在图10的示范性实施例中，第二控制FET 1062的第一漏极/源极端子可以连接到在列1006中的一个、一些或所有单元1010中的PFET的第一漏极/源极端子上。第二控制FET 1062也包括栅极和构造成设置在第二供给电压V_CS2的第二漏极/源极端子。单元-偏压单元1040还可以包括使能反相器1064，其具有连接到第一控制FET1060的栅极的第一输入、使能输入和连接到第二控制FET 1062栅极的输出。在图10所示的示范性实施例中，控制FET 1060、1062是PFET。当在半选择条件下，即选择字线而没有选择给定的列时，使能反相器1064没有被使能，而使能反相器1064的输出浮置，以便晶体管1062截止。(注意，使能反相器1064或在此讨论的任何其它使能反相器可以有选择地配备有适当的电路，以在使能和不使能条件时将其输出保持在已知的状态，目的在于比如防止晶体管或连接到其的其它装置的非有意的选通或截止)。因而，单元被偏压到V_CS且BSWC和WCEARLY保持为零。在读操作期间，反相器1064被使能，而BSWC和WCEARLY为零，从而晶体管1060导通，并且将偏压保持在V_CS。在写操作期间，反相器1064可以被使能，而WCEARLY和BSWC可以设置为一，从而晶体管1060截止，但反相器1064的反相输出是零，开启晶体管1062以使用适于写操作的较低的V_CS2偏压。

如所注意的，在图8和10中描述的电路实质上是示范性的，并且关于图4设计和结构的变化的评论也适用于图8和10。然而，应注意到，采用大批的定位于n-阱中的高迁移率PFET，并且在SOI中形成NFET来制造图8和10的电路的制造被认为是有利的。

现在应关注图11，其描绘了用字线栅控位线(gated bitline with wordline)的结构的示范性实施例，其在本发明的一个或更多实施例中都可以是有用的。单元1102形成在字线1104与位线结构的交叉点上，位线结构又分别通过真和互补位线1106、1108形成。单元1102半示意性地描述了交叉连接的反相器1110、1112和通过晶体管1114。传统上，当字线1104“激活”时，晶体管1114导通以将单元1102连接到由真和互补位线1106、1108形成的位线结构上。在未选择给定的列的情形，即真和互补位线1106、1108未激活时，不希望选通晶体管1114。因此，通常会用于激活字线1104的诸如WWL的信号可以利用栅控逻辑1116成为栅控。当对应的字线1104可以被激活而由真和互补位线1106、1108形成的位线结构截止时，逻辑1116可以被构造成栅控对于通过晶体管1114栅极的信号WWL的施加，以便增强在半选择条件时单元1102的稳定性。例如，当WWL＝1(或“低激活”设计中WWL＝0)，但位线截止从而BITSEL参数有零值时，逻辑1116的输出WLS可以为逻辑零。只有当字线和位线结构都被激活时，WLS可以期望为”高”。

现应注意图12，其描述根据本发明一个方面的栅控逻辑1200的一个示范性形式。逻辑1200基本上是包括PFET 1202和NFET 1204的反相器。PFET1202和NFET 1204都具有连接到字线信号上的栅极。PFET 1202具有连接到位选择信号上的第一漏极/源极端子和连接到NFET 1204的第一漏极/源极端子上的第二漏极/源极端子。NFET 1204具有构造为接地的第二漏极/源极端子。PFET 1204的第二漏极/源极端子和NFET 1204的第一漏极/源极端子在1206上连接到一起，并可以依次连接到通过晶体管1114的通过栅极上，以在适当的条件下激活通过晶体管1114。更具体而言，可以对应于图11中的WWL的图12中的字线信号可以被施加到1206处的通过栅极之前，通过所示电路栅控。图12中的结构被设计用于“低激活”字线。字线信号作为反相器的输入，到通过晶体管栅极的输出1206作为反相器的输出，而位选择信号作为到反相器的供给电压。当位选择信号低时，反相器截断。当位选择信号高时，反相器导通，并且字线信号的互补出现在输出1206；因而，对“低激活”字线，在字线被激活时，逻辑一出现在输出1206，但当字线高时(非激活-半选择)逻辑零出现在输出1206。因而，仅当字线和位线结构都为激活时通过晶体管导通。相配的逻辑(未示出)在字线上建立“低激活”信号。

可变阱-偏压、可变单元-偏压和栅控特征可以单独使用或以任何组合使用。即，以任何组合的任何一个、两个或所有三个的特征可以用在本发明的各种实施例中。

上面所述的电路可以为集成电路芯片设计的部分。芯片设计可以例如用图形计算机程序语言创建，并存储在计算机存储介质(例如磁盘、磁带、物理硬盘或虚拟硬盘诸如在存储存取网络)中。如果设计者不制作芯片或用于制作芯片的光刻掩模，设计者可以通过物理手段(例如，通过提供存储该设计的存储介质的副本)或电子手段(例如，通过因特网)直接或间接地传输设计结果到这样的实体。存储的设计可以然后转换成适当的格式，例如Graphic Design System II(GDSII)，用于光刻掩模的制作，其典型地包括将形成在晶片上的所关心的芯片设计的多个副本。可以利用光刻掩模来定义将被蚀刻或加工的晶片(和/或在其上的层)的区域。

所产生的集成电路芯片可以以未加工晶片(即作为具有多个未封装的芯片的单晶片)的形式，以裸管芯或以封装的形式，由制作商分发。在后面的情况下，芯片可以安装在单芯片封装中(诸如塑料载体，具有固定到主板或其它高级载体上的引线)或安装在多芯片封装中(诸如陶瓷载体，其具有两个表面互连或埋设互连)。在任何情况下，然后可以将芯片与其它芯片、分立电路元件和/或其它信号处理器件集成，作为或者(a)中间产品，诸如主板或(b)最终产品的部分。最终产品可以为包括集成电路芯片的任何产品，范围从玩具和其它低端应用到具有显示器、键盘或其它输入装置和中央处理器的高级计算机产品。

可以认识和应该理解的是，上面描述的本发明的示范性实施例可以以许多不同的形式予以实施。给出本发明在此提供的教导，本领域的普通技术人员之一将能够预期本发明的其它实施。

虽然在此参考附图已经描述了本发明的示范性实施例，但是应该理解的是，本发明不限于那些精确的实施例，并且本领域的技术人员可以对其进行各种其它的改变和修改，而不脱离本发明的范围和精神。

Claims

1、一种电子电路，包括：

第一类型材料的基板，该第一类型为p型和n型之一；

形成在该基板中的阱，该阱为不同于该第一类型材料的第二类型材料，该第二类型为p型和n型之一；

至少一个该第二类型的场效应晶体管，形成在该基板上；

至少一个该第一类型的场效应晶体管，形成在该阱中；和

阱-偏压电路，构造成对于第一操作模式以第一方式偏压阱，而对于第二操作模式以不同的第二方式偏压阱。

2、如权利要求1所述的电子电路，其中所述第一类型是所述p型，而所述第二类型是所述n型，并且其中所述第一类型的所述场效应晶体管采用混合取向技术。

3、如权利要求2所述的电子电路，其中以所述第一方式的所述偏压包括与所述第二方式相比减少的偏压，以在所述第二操作模式期间，增强所述第一类型的所述场效应晶体管的电流对于电压特性，且其中以所述第二方式的所述偏压包括与所述第一方式相比增加的偏压，以在所述第一操作模式期间，减弱所述第一类型的所述场效应晶体管的电流对于电压特性。

4、如权利要求2所述的电子电路，其中所述阱-偏压电路包括：

第一控制场效应晶体管，具有构造成保持在供给电压的第一漏极/源极端子、构造成设置在控制电压的栅极和连接到所述阱的第二漏极/源极端子；和

第二控制场效应晶体管，具有连接到所述阱的第一漏极/源极端子，构造成设置在所述控制电压的栅极；和构造成接地的第二漏极/源极端子；所述第二控制场效应晶体管为不同于所述第一控制场效应晶体管的类型；

其中，当所述控制电压设置到第一逻辑电平时，所述第一控制场效应晶体管导通，以将所述阱设置到所述供给电压，而当所述控制电压设置到与所述第一逻辑电平相反的第二逻辑电平时，所述第二控制场效应晶体管导通以使所述阱接地。

5、如权利要求1所述的电子电路，还包括与所述第二类型的与所述至少一个场效应晶体管互连的场效应晶体管偏压电路，所述场效应晶体管偏压电路以至少两种不同的方式构造以偏压所述第二类型的所述场效应晶体管。

6、一种存储电路，包括：

第一类型的基板，所述第一类型为p型和n型之一；

形成在所述基板中的多个阱，所述阱为第二类型，所述第二类型为所述p型和所述n型之一，并且不同于所述第一类型；

多个位线结构；

多个字线，交叉所述多个位线结构，以形成多个单元位置；

多个单元，定位在所述多个单元位置上，在所述字线的相应一条的控制下，每个所述单元有选择地连接到所述位线结构的相应的一个，每个所述单元又包括：

至少一个制作在所述基板上的第一场效应晶体管，所述第一场效应晶体管为所述第二类型；和

至少一个制作在所述阱的相应的一个上的第二场效应晶体管，所述第二场效应晶体管为所述第一类型；和

阱-偏压电路，所述阱-偏压电路构造成，以预选为读操作的第一方式偏压所述阱的适当的一个，而以不同于所述第一方式的预选为写操作的第二方式偏压所述阱的适当的一个。

7、如权利要求6所述的存储电路，其中所述第一类型为所述p型，而所述第二类型为所述n型，并且其中所述第一类型的所述场效应晶体管采用混合取向技术。

8、如权利要求7所述的存储电路，其中以所述第一方式的所述偏压包括与所述第二方式相比减少的偏压，以在所述读操作期间，增强所述第一类型的所述场效应晶体管的电流对于电压特性，而其中以所述第二方式的所述偏压包括与所述第一方式相比增加的偏压，以在所述写操作期间，减弱所述第一类型的所述场效应晶体管的电流对于电压特性。

9、如权利要求7所述的存储电路，其中所述阱-偏压电路构造成在半选择条件期间以所述第一方式偏压所述阱的适当的一个。

10、如权利要求7所述的存储电路，其中：

所述多个阱包括对于每个所述第二场效应晶体管的至少一个阱；

所述多个单元形成为多个列，每个所述列对应于所述位线结构的给定的一个；和

与形成在所述列的给定的一个中的单元的所述第二场效应晶体管相关的所述阱电互连。

11、如权利要求10所述的存储电路，其中所述阱-偏压电路包括多个列阱-偏压单元，每个所述列阱-偏压单元又包括：

第一控制场效应晶体管，具有构造成保持在供给电压的第一漏极/源极端子、构造成设置在控制电压的栅极和连接到所述列的相应之一的所述电互连阱的第二漏极/源极端子；和

第二控制场效应晶体管，具有连接到所述列的相应之一的所述电互连阱的第一漏极/源极端子、构造成设置在所述控制电压的栅极和构造成接地的第二漏极/源极端子，所述第二控制场效应晶体管为不同于所述第一控制场效应晶体管的类型；

其中，当所述控制电压设置在第一逻辑电平时，所述第一控制场效应晶体管导通，以将所述列的相应之一的所述电互连阱设置到所述供给电压，而当所述控制电压设置在与所述第一逻辑电平相反的第二逻辑电平时，所述第二控制FET导通，以使所述列相应之一的所述电互连阱接地。

12、如权利要求11所述的存储电路，其中每个所述列阱-偏压单元还包括可使能反相器，其包括第一输入、使能输入和连接到所述第一和第二控制场效应晶体管的所述栅极上的输出。

13、如权利要求11所述的存储电路，其中每个所述列阱-偏压单元还包括：

第三控制场效应晶体管，具有构造成保持在控制电压的第一漏极/源极端子、栅极和第二漏极/源极端子；

第四控制场效应晶体管，具有连接到所述第三控制场效应晶体管的所述第一漏极/源极端子的第一漏极/源极端子、栅极和第二漏极/源极端子；

第五控制场效应晶体管，具有连接到所述第三和第四控制场效应晶体管的所述第二漏极/源极端子上的第一漏极/源极端子、连接到所述第三控制场效应晶体管的所述栅极上的栅极和构造成接地的第二漏极/源极端子；和

反相器，具有连接到所述第三和第四控制场效应晶体管的所述第二漏极/源极端子及所述第五控制场效应晶体管的所述第一漏极/源极端子上的输入，并且具有连接到所述第一和第二控制场效应晶体管的所述栅极上的输出。

14、如权利要求11所述的存储电路，还包括单元-偏压电路，所述单元-偏压电路又包括多个列单元-偏压单元，每个所述列单元-偏压单元构造成以至少两种不同方式偏压所述列的相应之一的所述单元。

15、如权利要求6所述的存储电路，还包括栅极控逻辑，构造成在所述字线的相应之一的所述控制下，栅控将所述单元的给定之一选择性连接到所述位线结构的相应之一，以便当所述字线的相应之一在导通状态而所述位线结构的相应之一在截止状态时，在半选择条件期间，增强所述单元的所述给定之一的稳定性。

16、如权利要求15所述的存储电路，其中所述字线构造成低激活方式，并且其中所述栅极控逻辑依次包括用位选择信号作为供给电压的反相器、低激活字线信号作为输入和构造成当所述位选择信号和所述字线信号一起活动时激活所述选择性连接的输出。

17、一种存储电路，包括：

第一类型的基板，所述第一类型为p型和n型之一；

形成在所述基板上的多个阱，所述阱为第二类型，所述第二类型为所述p型和所述n型之一，并且不同于所述第一类型；

多个位线结构；

多个字线，交叉所述多个位线结构，以形成多个单元位置；

多个单元，定位在所述多个单元位置上，并将相关的所述位线结构组成列，每个所述单元在所述字线的相应之一的控制下有选择地连接到所述位线结构的相应之一，每个所述单元又包括：

至少一个制作在所述阱的相应之一上的第二场效应晶体管，所述第二场效应晶体管为所述第一类型；和

单元-偏压电路，其构造成，与所述列的相应之一相关的所述单元的适当的一个，以不同于所述第一方式的预选为写操作的第二方式偏压与所述列的相应之一相关的所述单元的适当的一个。

18、如权利要求17所述的存储电路，其中所述第一类型是所述p型，而所述第二类型是所述n型，并且其中所述第一类型的所述场效应晶体管采用混合取向技术，还包括阱-偏压电路，所述阱-偏压电路构造成，以预选为读操作的第一方式偏压偏压所述阱的适当的一个，而以不同于所述第一方式的预选为写操作的第二方式偏压所述阱的适当的一个。

19、如权利要求17所述的存储电路，其中：

所述第一类型是所述p型，而所述第二类型是所述n型，并且所述第一类型的所述场效应晶体管采用混合取向技术；并且

所述单元-偏压电路包括多个列单元-偏压单元，每个所述列单元-偏压单元又包括：

第一控制场效应晶体管，具有构造成保持在供给电压的第一漏极/源极端子、构造成设置在控制电压的栅极和连接到所述列的相应之一的所述单元的第二漏极/源极端子；

第二控制场效应晶体管，具有连接到所述第一控制场效应晶体管的所述第二漏极/源极端子的第一漏极/源极端子、构造成设置在所述控制电压的栅极和构造成保持在所述供给电压的第二漏极/源极端子，所述第二控制场效应晶体管为不同于所述第一控制场效应晶体管的类型；和

可使能反相器，具有第一输入、使能输入和连接到所述第一控制场效应晶体管和所述第二控制场效应晶体管的栅极的输出。

20、如权利要求17所述的存储电路，其中：

所述第一类型是所述p型，而所述第二类型是所述n型，并且所述第一类型的所述场效应晶体管采用混合取向技术；和

第一控制场效应晶体管，具有构造成保持在第一供给电压的第一漏极/源极端子、栅极和连接到所述列的相应之一的所述单元的第二漏极/源极端子；

第二控制场效应晶体管，具有连接到所述第一控制场效应晶体管的所述第二漏极/源极端子的第一漏极/源极端子、栅极和构造成设置在第二供给电压的第二漏极/源极端子；和

可激活反相器，具有连接到所述第一控制场效应晶体管的栅极的第一输入、使能输入和连接到所述第二控制场效应晶体管的栅极的输出。

21、如权利要求17所述的存储电路，还包括栅极控逻辑，构造成在所述字线的相应之一的控制下，栅控将所述单元的给定一个选择性连接到所述位线结构的相应之一，以便当所述字线的相应之一在导通状态，而所述位线结构的相应之一在截止状态时，在半选择条件期间，增强所述单元的所述给定之一的稳定性。

22、如权利要求21所述的存储电路，其中所述字线构造成低激活方式，并且其中所述栅极控逻辑又包括用位选择信号作为供给电压的反相器、低激活字线信号作为输入和构造成当所述位选择信号和所述字线信号一起为激活时使能所述选择性连接的输出。