DE112012001855T5 - Komplementärer bipolarer Inverter - Google Patents

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Abstract

Eine beispielhafte Ausführungsform ist eine komplementäre Transistor-Inverterschaltung. Die Schaltung umfasst ein Halbleiter-auf-Isolator(SOI)-Substrat, einen lateralen bipolaren PNP-Transistor, der auf dem SOI-Substrat hergestellt ist, und einen lateralen bipolaren NPN-Transistor, der auf dem SOI-Substrat hergestellt ist. Der laterale bipolare PNP-Transistor umfasst eine PNP-Basis, einen PNP-Emitter und einen PNP-Kollektor. Der laterale bipolare NPN-Transistor umfasst eine NPN-Basis, einen NPN-Emitter und einen NPN-Kollektor. Die PNP-Basis, der PNP-Emitter, der PNP-Kollektor, die NPN-Basis, der NPN-Emitter und der NPN-Kollektor stoßen an den vergrabenen Isolator des SOI-Substrats.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft Halbleiterschaltungen und insbesondere komplementäre bipolare Inverterschaltungen und Verfahren zur Herstellung solcher Schaltungen.
  • Die digitale Logik ist von Silicium-CMOS-Schaltungen beherrscht worden. Es ist wünschenswert, aufgrund des erhöhten Energieverbrauchs und der Erwärmung bei CMOS-Technologien mit verringerter Größe die Betriebsspannung für CMOS-Schaltungen zu verringern. Die CMOS-Leistung erreicht jedoch aufgrund ihrer schlechten Signal-Rausch-Abstände bei niedrigen Betriebsspannungen (d. h. niedriger als 0,5 Volt) eine Grenze.
  • In einer bipolaren Inverterschaltung hängt der Ausgangsstrom exponentiell von der Eingangsspannung ab, was zu einer viel höheren Transkonduktanz und zu einer potenziell höheren Schaltgeschwindigkeit als bei CMOS führt. Die herkömmlichen vertikalen bipolaren Transistoren sind jedoch aufgrund ihrer großen Standfläche aufgrund der Isolationsstruktur, ihrer hohen parasitären Kapazität aufgrund des relativ großen Basis-Kollektor-Übergangsbereichs und der zugehörigen Minoritätsträger-Ladungsspeicherung bei Vorspannung im Sättigungsmodus, das heißt, wenn die Kollektor-Basis-Diode in Vorwärtsrichtung vorgespannt ist, im Allgemeinen für eine digitale Logik hoher Dichte nicht geeignet.
  • KURZDARSTELLUNG
  • In einer Erscheinungsform stellt die vorliegende Erfindung eine komplementäre Transistor-Inverterschaltung bereit. Die Schaltung umfasst ein Halbleiter-auf-Isolator(Semiconductor-on-Insulator, SOI)-Substrat, einen lateralen bipolaren PNP-Transistor, der auf dem SOI-Substrat hergestellt ist, und einen lateralen bipolaren NPN-Transistor, der auf dem SOI-Substrat hergestellt ist. Der laterale bipolare PNP-Transistor umfasst eine PNP-Basis, einen PNP-Emitter und einen PNP-Kollektor. Der laterale bipolare NPN-Transistor umfasst eine NPN-Basis, einen NPN-Emitter und einen NPN-Kollektor.
  • In einer anderen Erscheinungsform stellt die vorliegende Erfindung ein Verfahren zur Herstellung einer komplementären Transistor-Inverterschaltung bereit. Das Verfahren umfasst das Herstellen eines lateralen PNP-Transistors auf einem Silicium-auf-Isolator-Substrat. Der laterale bipolare PNP-Transistor umfasst eine PNP-Basis, einen PNP-Emitter und einen PNP-Kollektor. In einem anderen Herstellungsschritt wird ein lateraler NPN-Transistor auf einem Silicium-auf-Isolator-Substrat gebildet. Der laterale bipolare NPN-Transistor umfasst eine NPN-Basis, einen NPN-Emitter und einen NPN-Kollektor. Als Nächstes werden der laterale PNP-Transistor und der laterale NPN-Transistor elektrisch verbunden, um einen Inverter zu bilden. Die Basis des PNP und die Basis des NPN werden elektrisch verbunden, um den Eingang des Inverters zu bilden, und der Kollektor des PNP und der Kollektor des NPN werden elektrisch verbunden, um den Ausgang des Inverters zu bilden.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine beispielhafte Ausführungsform einer komplementären Transistor-Inverterschaltung gemäß der vorliegenden Erfindung.
  • 2 zeigt ein Beispiel für eine PNP-Basis und eine NPN-Basis mit einer mittleren Zone zwischen einer oberen Zone und einer unteren Zone.
  • 3A veranschaulicht das Bereitstellen eines Silicium-auf-Isolator(SOI)-Wafers als Ausgangssubstrat.
  • 3B veranschaulicht das Bilden eines Platzhalter-Gate-Stapels.
  • 3C veranschaulicht das Durchführen einer selbstausrichtenden Implantation, um unter Verwendung eines Gate-Stapels als Implantationsmaske stark dotierte Emitter- und Kollektorzonen zu bilden.
  • 3D veranschaulicht das Abscheiden einer Dielektrikumsschicht.
  • 3E veranschaulicht das Entfernen des Platzhalter-Gate-Stapels.
  • 3F veranschaulicht das Neubefüllen eines Gate-Grabens mit Polysilicium.
  • 4A veranschaulicht, wie ein Siliciumgermanium-auf-Isolator(SGOI)-Wafer als Ausgangssubstrat bereitgestellt wird.
  • 4B veranschaulicht das Bilden eines Platzhalter-Gate-Stapels.
  • 4C veranschaulicht das Aussparen einer SiGe-Schicht in Emitter- und Kollektorbereichen.
  • 4D veranschaulicht das selektive Anwachsen einer Epitaxie-Siliciumschicht in Emitter- und Kollektorbereichen.
  • 4E veranschaulicht das Abscheiden einer Dielektrikumsschicht.
  • 4F veranschaulicht das Entfernen des Platzhalter-Gate-Stapels.
  • 3G veranschaulicht das Neubefüllen eines Gate-Grabens mit Polysilicium.
  • 5 zeigt einen Ablaufplan, welcher ein beispielhaftes Verfahren zur Herstellung einer komplementären Transistor-Inverterschaltung gemäß der vorliegenden Erfindung darstellt.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Erfindung wird in Bezug auf Ausführungsformen der Erfindung beschrieben. Überall in der Beschreibung der Erfindung wird auf 1 bis 5 Bezug genommen. Wenn auf die Figuren Bezug genommen wird, werden gleiche Strukturen und Elemente, die überall dargestellt sind, mit gleichen Bezugszahlen gekennzeichnet.
  • 1 zeigt eine beispielhafte Ausführungsform einer komplementären Transistor-Inverterschaltung 102 gemäß der vorliegenden Erfindung. Die Inverterschaltung 102 umfasst ein Halbleiter-auf-Isolator(SOI)-Substrat. In einer speziellen Ausführungsform weist der verwendete SOI-Wafer eine Siliciumdicke von 10 nm bis 100 nm und eine Dicke des vergrabenen Isolators von 20 nm bis 200 nm auf. Die Inverterschaltung 102 umfasst ferner einen lateralen bipolaren PNP-Transistor 106 und einen lateralen bipolaren NPN-Transistor 108, die auf der Siliciumschicht hergestellt sind, die auf der vergrabenen Oxidschicht 104 angeordnet ist. Die vergrabene Oxidschicht 104 ist auf einem Substrat angeordnet, welches nicht dargestellt ist. Der laterale bipolare PNP-Transistor 106 und der bipolare NPN-Transistor 108 können durch einen flachen Isolationsgraben 122 getrennt sein, der aus einem Dielektrikumsmaterial hergestellt ist.
  • Der laterale bipolare PNP-Transistor 106 umfasst eine PNP-Basis 110 zwischen einem PNP-Emitter 112 und einem PNP-Kollektor 114. Die PNP-Basis 110 ist eine Halbleiterzone des n-Typs, und der PNP-Emitter 112 und der PNP-Kollektor 114 sind stark dotierte Halbleiterzonen des p-Typs, die durch die PNP-Basis 110 getrennt sind. Wie hierin verwendet, bedeutet starke Dotierung das Einbringen von mehr als einem Dotierstoffatom je einhunderttausend Siliciumatomen. Der laterale bipolare PNP-Transistor 106 umfasst auch eine extrinsische PNP-Basiszone 124, welche an die PNP-Basis 110 stößt. Die extrinsische PNP-Basiszone 124 ist eine stark dotierte Halbleiterzone des n-Typs. Ferner stoßen die PNP-Basis, der PNP-Emitter und der PNP-Kollektor an das vergrabene SOI-Oxid 104.
  • Der laterale bipolare NPN-Transistor 108 umfasst eine NPN-Basis 116 zwischen einem NPN-Emitter 118 und einem NPN-Kollektor 120. Die NPN-Basis 116 ist eine Halbleiterzone des p-Typs, und der NPN-Emitter 118 und der NPN-Kollektor 118 sind stark dotierte Halbleiterzonen des n-Typs, die durch die NPN-Basis 116 getrennt sind. Der laterale bipolare NPN-Transistor 108 umfasst auch eine extrinsische NPN-Basiszone 126, welche an die NPN-Basis 116 stößt. Die extrinsische NPN-Basiszone 126 ist eine stark dotierte Halbleiterzone des p-Typs. Ferner stoßen die NPN-Basis 116, der NPN-Emitter 118 und der NPN-Kollektor 120 an das vergrabene SOI-Oxid 104.
  • Die Inverterschaltung 102 umfasst einen Eingangsanschluss 128, der mit der extrinsischen NPN-Basiszone 126 und der extrinsischen PNP-Basiszone 124 elektrisch verbunden ist. Außerdem ist ein Ausgangsanschluss 130 mit dem NPN-Kollektor 120 und dem PNP-Kollektor 114 elektrisch verbunden. Die Inverterschaltung 102 wird über eine Versorgungsspannungsleitung VDD, die elektrisch mit dem PNP-Emitter 112 verbunden ist, und einer Masse-Spannungsleitung versorgt, die mit dem NPN-Emitter 118 elektrisch verbunden ist. Die PNP-Basis 110 und die NPN-Basis 116 können aus Silicium oder Silicium-Germanium-Legierung hergestellt sein.
  • Bezug nehmend auf 2, können die PNP-Basis 110 und die NPN-Basis 116 eine mittlere Zone 202 zwischen einer oberen Zone 204 und einer unteren Zone 206 umfassen. Die Basis ist so konfiguriert, dass die mittlere Zone 202 eine kleinere Bandlücke als die obere Zone 204 und die untere Zone 206 aufweist. Zum Beispiel ist die mittlere Zone aus Silicium-Germanium-Legierung hergestellt, und die obere und die untere Zone sind aus Silicium hergestellt. Für eine detaillierte Beschreibung einer Transistorbasis mit einer mittleren Zone 202 zwischen einer oberen Zone 204 und einer unteren Zone 206 sei der Leser auf die US-Patentanmeldung 12/958647 mit der Bezeichnung ”SOI SiGe-BASE LATERAL BIPOLAR JUNCTION TRANSISTOR” verwiesen, eingereicht am 2. Dezember 2010 und in ihrer Gesamtheit durch Verweis hierin einbezogen.
  • Bezug nehmend auf 3A bis 3F, umfassen Ausführungsformen der vorliegenden Erfindung ein Verfahren zur Herstellung einer komplementären Transistor-Inverterschaltung. Das Verfahren umfasst das Herstellen eines lateralen PNP-Transistors auf einem Silicium-auf-Isolator-Substrat, das Herstellen eines lateralen NPN-Transistors auf dem Silicium-auf-Isolator-Substrat und das elektrische Verbinden des lateralen PNP-Transistors und des lateralen NPN-Transistors, um einen Inverter zu bilden.
  • In 3A umfasst das Verfahren das Bereitstellen eines Silicum-auf-Isolator(SOI)-Wafers als Ausgangssubstrat. Die Siliciumschicht 304 ist auf dem vergrabenen Oxid 302 auf einem Substrat angeordnet, welches nicht dargestellt ist. Die Siliciumdicke kann zum Beispiel 10 nm bis 100 nm betragen, und die Dicke des vergrabenen Isolators kann 20 nm bis 200 nm betragen. Es kann eine flache Grabenisolierung verwendet werden, um Bereiche aktiver Siliciumeinheiten zu definieren. Dieser Schritt kann das Entfernen einer Siliciumschicht zwischen Bereichen aktiver Siliciumeinheiten, das Füllen des Grabens mit Oxid und das Schleifen des Wafers zum Bilden einer ebenen Fläche umfassen. Während des Grabenisolierungsschritts werden mindestens ein NPN-Transistor- und PNP-Transistor-Einheitsbereich definiert.
  • Als Nächstes wird ein maskierter Implantationsschritt angewendet, um in den NPN-Einheitsbereichen das Silicium p-leitend 304 auf etwa 1 × 1018 Teilchen/cm3 bis 1 × 1019/cm3 zu dotieren. Mit einem weiteren Implantationsschritt wird in den PNP-Einheitsbereichen das Silicium n-leitend ungefähr auf eine ähnliche Konzentration dotiert.
  • Als Nächstes wird in 3B ein (später zu entfernender) Platzhalter-Gate-Stapel 306 gebildet. Der Platzhalter-Gate-Stapel 306 umfasst eine Dielektrikumsschicht 308 und eine Polysiliciumschicht 310. Die Gesamthöhe des Gate-Stapels kann 50 nm bis 200 nm betragen. Der Platzhalter-Gate-Stapel kann höher sein als die Dicke des Siliciums, um die selbstausrichtende Implantation zu erleichtern.
  • Nach dem Erzeugen des Platzhalter-Gate-Stapels 306 werden die Polysiliciumschicht und die Dielektrikumsschicht selektiv bis zu der darunter liegenden Siliciumschicht 304 geätzt. Außerdem werden durch Abscheiden einer Dielektrikumsschicht (z. B. Nitrid) und anschließendes Zurückätzen Seitenwand-Abstandhalter 312 gebildet.
  • In 3C wird eine selbstausrichtende Implantation durchgeführt, um unter Verwendung des Gate-Stapels 306 als Implantationsmaske stark dotierte Emitter- 314 und Kollektorzonen 316 zu bilden. Der NPN-Transistor wird n-leitend dotiert, und der PNP-Transistor wird p-leitend dotiert. Die Dotierungskonzentration kann im Bereich von 5 × 1019 Teilchen/cm3 bis zu 5 × 1020 Teilchen/cm3 liegen.
  • Als Nächstes wird in 3D eine Dielektrikumsschicht 318 (z. B. Oxid) abgeschieden. Hierauf folgt ein Zurückschleifen, um mit der Polysiliciumschicht 310 des Gate-Stapels eine ebene Fläche zu bilden.
  • In 3E wird der Platzhalter-Gate-Stapel entfernt. Dieses Verfahren umfasst das Wegätzen der frei liegenden Polysiliciumschicht und anschließend der darunter liegenden Dielektrikumsschicht sowohl im NPN- als auch im PNP-Transistoreinheitsbereich.
  • In 3F wird der Gate-Graben mit Polysilicium 320 neu befüllt. Diesem Schritt folgt ein Zurückschleifen, um eine ebene Fläche mit der Dielektrikumsschicht 318 zu bilden. Die Polysiliciumschicht 320 wird durch maskierte Implantation dotiert; Dotierung des p-Typs für den NPN-Transistor und Dotierung des n-Typs für den PNP-Transistor. Die dotierte Polysiliciumschicht 320 fungiert als die extrinsische Basis, um einen Kontakt zu der darunter befindlichen extrinsischen Basisschicht 322 herzustellen.
  • Bei der Herstellung des Inverters wird eine weitere Verarbeitung durchlaufen, z. B. das Entfernen der Dielektrikumsschicht außerhalb des Gate-Materials, während der Abstandhalter intakt gehalten wird. In dem Verfahren kann außerdem vor einem selbstausrichtenden Silicidierungsverfahren eine Abstandhalterschicht hinzugefügt werden. Als Nächstes wird ein selbstausrichtendes Silicidierungs-, Metallisierungs- und Kontaktverfahren durchgeführt, um die NPN- und PNP-Transistoren zu verdrahten, um den komplementären lateralen bipolaren SOI-Inverter zu bilden.
  • Ein Vorteil des oben beschriebenen Ersatz-Gate-Verfahrensablaufs ist, dass die Opfer-Dielektrikumsschicht unter der Polysilicium-Gate-Zone als Ätzstopp für das Gate-Stapel-Ätzverfahren verwendet wird, um jegliche Aussparung in den Emitter- und Kollektorbereichen zu verhindern. Ferner ist das Ersatz-Gate-Verfahren im Allgemeinen mit dem herkömmlichen CMOS-Herstellungsverfahren kompatibel.
  • Alternativ kann ein ”Gate-zuerst”-Verfahrensablauf angewendet werden, wobei die Polysiliciumschicht direkt ohne die dazwischen befindliche Gate-Dielektrikums-Schicht auf der Siliciumschicht abgeschieden wird. Bei diesem Ablauf ist keine Platzhalter-Gate-Entfernung und Polysilicium-Gate-Neubefüllung erforderlich. Beim Ätzen des Gate-Stapels wird jedoch in Abwesenheit eines Ätzstopps, z. B. einer Dielektrikumsschicht, auch der obere Teil der Siliciumschicht in den Emitter- und Kollektorzonen entfernt.
  • Wie oben erwähnt, können die Transistorbasen aus einer Silicium-Germanium-Legierung hergestellt werden. 4A bis 4G zeigen ein beispielhaftes Verfahren zur Herstellung einer komplementären Transistor-Inverter-Schaltung unter Verwendung einer Silicium-Germanium-Legierung für die Transistorbasen.
  • In 4A wird als Ausgangssubstrat ein Siliciumgermanium-auf-Isolator(SGOI)-Wafer bereitgestellt. Die Silicium-Germanium-Legierungs-Schicht 404 ist auf dem vergrabenen Oxid 402 auf einem Substrat angeordnet, welches nicht dargestellt ist. In einer Ausführungsform beträgt die Dicke der SiGe-Schicht 10 nm bis 100 nm und die Dicke des vergrabenen Isolators 20 nm bis 200 nm. Der SGOI-Wafer kann durch Abscheiden einer Germaniumschicht auf einem SOI-Wafer, gefolgt von einem thermischen Mischverfahren, gebildet werden. Die Atomkonzentration des Germaniums kann ungefähr 10% bis 50% betragen.
  • Das Herstellungsverfahren kann das Bilden einer flachen Grabenisolierung umfassen, um Bereiche aktiver Einheiten zu definieren. Dies umfasst das Entfernen der Siliciumgermaniumschicht zwischen Bereichen aktiver Einheiten, das Füllen des Grabens mit Oxid und das Zurückschleifen, um eine ebene Fläche zu bilden. Während dieses Schritts werden mindestens ein NPN-SiGe-Basis-Transistor- und ein PNP-SiGe-Basis-Transistor-Einheitsbereich definiert.
  • Als Nächstes wird eine maskierte Implantation angewendet, um die SiGe-Schicht p-leitend 404 zu dotieren. Die Dotierung kann in den NPN-Einheitsbereichen etwa 1 × 1018 Teilchen/cm3 bis 1 × 1019/cm3 betragen. In einem weiteren Implantierungsschritt wird die SiGe-Schicht in den PNP-Einheitsbereichen auf eine ungefähr ähnliche Konzentration n-leitend dotiert.
  • Als Nächstes wird in 4B ein (später zu entfernender) Platzhalter-Gate-Stapel 406 gebildet. Der Platzhalter-Gate-Stapel 406 umfasst eine Dielektrikumsschicht 408 (z. B. Oxid), eine Polysiliciumschicht 410 und eine weitere Dielektrikumsschicht 412 (z. B. Nitrid). Die Gesamthöhe des Gate-Stapels kann 50 nm bis 200 nm betragen. Der Platzhalter-Gate-Stapel kann höher sein als die Dicke der SiGe-Schicht, um die selbstausrichtende Implantation zu erleichtern.
  • Nach dem Erzeugen des Platzhalter-Gate-Stapels 406 werden die Polysiliciumschicht und die Dielektrikumsschicht selektiv bis zu der darunter liegenden Silicium-Germanium-Legierungs-Schicht 404 geätzt. Außerdem werden durch Abscheiden einer Dielektrikumsschicht (z. B. Nitrid) und anschließendes Zurückätzen Seitenwand-Abstandhalter 414 gebildet.
  • Wie in 4C dargestellt, wird die SiGe-Schicht in den Emitter- und Kollektorbereichen ausgespart. Hierdurch wird eine Keimschicht von 10 nm bis 20 nm für ein anschließendes epitaxiales Anwachsen von Silicium zurückgelassen.
  • Als Nächstes lässt man in 4D eine Epitaxie-Siliciumschicht 416 selektiv in den Emitter- und Kollektorbereichen anwachsen. Die Siliciumschicht 416 kann in situ n-leitend im NPN-Transistor und p-leitend im PNP-Transistor dotiert werden. Alternativ kann die Siliciumschicht 416 durch selbstausrichtende Implantation ähnlich jenen in einem bipolaren Inverter auf Si-Basis dotiert werden. Bei dem Verfahren mit In-situ-Dotierung wird eine Dielektrikumsschicht benötigt, um die PNP-Einheitszone zu schützen, wenn man das n-dotierte Silicium über dem NPN-Transistorbereich anwachsen lässt, und umgekehrt. Die Dotierungskonzentration liegt im Bereich von 5 × 1019 Teilchen/cm3 bis 5 × 1020 Teilchen/cm3.
  • Als Nächstes wird in 4E eine Dielektrikumsschicht 418 (z. B. Oxid) abgeschieden. Hierauf folgt ein Zurückschleifen, um eine ebene Fläche mit der Polysiliciumschicht 410 des Gate-Stapels zu bilden.
  • In 4F wird die Platzhalter-Gate-Zone entfernt. Dieses Verfahren umfasst das Wegätzen der frei liegenden Polysiliciumschicht und anschließend der darunter liegenden Dielektrikumsschicht sowohl im NPN- als auch im PNP-Transistoreinheitsbereich.
  • In 4G wird der Gate-Graben mit Polysilicium 420 neu befüllt. Diesem Schritt folgt ein Zurückschleifen, um eine ebene Fläche mit der Dielektrikumsschicht 418 zu bilden. Die Polysiliciumschicht 420 wird durch maskierte Implantation dotiert; Dotierung des p-Typs für den NPN-Transistor und Dotierung des n-Typs für den PNP-Transistor. Die dotierte Polysiliciumschicht 420 fungiert als die extrinsische Basis, um einen Kontakt zu der darunter befindlichen extrinsischen Basisschicht 422 herzustellen.
  • Bei der Herstellung des Inverters wird eine weitere Verarbeitung durchlaufen, z. B. das Entfernen der Dielektrikumsschicht außerhalb des Gate-Materials, während der Abstandhalter intakt gehalten wird. In dem Verfahren kann außerdem vor einem selbstausrichtenden Silicidierungsverfahren eine Abstandhalterschicht hinzugefügt werden. Als Nächstes wird ein selbstausrichtendes Silicidierungsverfahren, gefolgt von Metallisierungs- und Kontaktverfahren, durchgeführt, um die NPN- und PNP-Transistoren zu verdrahten, um den komplementären lateralen bipolaren SOI-Inverter auf SiGe-Basis zu bilden.
  • 5 zeigt einen Ablaufplan, welcher ein beispielhaftes Verfahren 502 zur Herstellung einer komplementären Transistor-Inverterschaltung gemäß der vorliegenden Erfindung darstellt.
  • Das Verfahren umfasst eine Herstellungsoperation 504, wobei ein lateraler PNP-Transistor auf einem Halbleiter-auf-Isolator(SOI)-Substrat gebildet wird. Das Verfahren umfasst auch eine Herstellungsoperation 506, wobei ein lateraler NPN-Transistor auf dem Halbleiter-auf-Isolator-Substrat gebildet wird. Als Nächstes werden der laterale PNP-Transistor und der laterale NPN-Transistor in einer Verbindungsoperation 508 elektrisch verbunden, um einen Inverter zu bilden.
  • Wie oben beschrieben, umfasst der laterale bipolare PNP-Transistor eine PNP-Basis, einen PNP-Emitter und einen PNP-Kollektor. Die PNP-Basis, der PNP-Emitter und der PNP-Kollektor stoßen an den vergrabenen Isolator des SOI-Substrats. Ferner umfasst der laterale bipolare NPN-Transistor eine NPN-Basis, einen NPN-Emitter und einen NPN-Kollektor. Die NPN-Basis, der NPN-Emitter und der NPN-Kollektor stoßen ebenfalls an den vergrabenen Isolator des SOI-Substrats. Außerdem kann die Verbindungsoperation 508 das elektrische Verbinden der PNP-Basis mit der NPN-Basis und das elektrische Verbinden des PNP-Kollektors mit dem NPN-Kollektor umfassen. Die NPN-Basis und die PNP-Basis können aus Silicium oder Silicium-Germanium-Legierung hergestellt werden. Bei dem vergrabenen Isolator kann es sich um Oxid handeln.
  • Die Herstellungsoperation 504 kann das Dotieren einer PNP-Zone des Halbleiter-auf-Isolator-Substrats mit einem Dotierstoff des n-Typs umfassen, um eine Zone des n-Typs zu bilden. Anschließend wird über der PNP-Basis ein Platzhalterstapel gebildet, und ein Dotierstoff des p-Typs wird unter Verwendung des Platzhalterstapels als Maske implantiert, um eine stark dotierte Emitterzone des p-Typs und eine stark dotierte Kollektorzone des p-Typs zu bilden. Als Nächstes wird der Platzhalterstapel entfernt und durch eine extrinsische PNP-Basiszone ersetzt, die an die PNP-Basis stößt. Wie vorstehend detailliert beschrieben, kann der Platzhalterstapel eine Dielektrikums-Oxidschicht und eine Halbleiterschicht über der Dielektrikums-Oxidschicht umfassen. Die extrinsische PNP-Basiszone kann eine stark dotierte Halbleiterzone des n-Typs sein. Die Herstellungsoperation 504 kann auch das Bilden von Dielektrikums-Seitenwand-Abstandhaltern entlang zwei Seiten des PNP-Platzhalterstapels umfassen.
  • Die Herstellungsoperation 506 kann das Dotieren einer NPN-Zone des Halbleiter-auf-Isolator-Substrats mit einem Dotierstoff des p-Typs umfassen, um eine Zone des p-Typs zu bilden. Anschließend wird über der NPN-Basis ein Platzhalterstapel gebildet, und ein Dotierstoff des n-Typs wird unter Verwendung des Platzhalterstapels als Maske implantiert, um eine stark dotierte Emitterzone des n-Typs und eine stark dotierte Kollektorzone des n-Typs zu bilden. Als Nächstes wird der Platzhalterstapel entfernt und durch eine extrinsische NPN-Basiszone ersetzt, die an die NPN-Basis stößt. In diesem Fall umfasst der Platzhalterstapel eine Dielektrikums-Oxidschicht und eine Halbleiterschicht über der Dielektrikums-Oxidschicht. Die extrinsische NPN-Basiszone kann eine stark dotierte Halbleiterzone des p-Typs sein. Die Herstellungsoperation 506 kann auch das Bilden von Dielektrikums-Seitenwand-Abstandhaltern entlang zwei Seiten des NPN-Platzhalterstapels umfassen.
  • Das Verfahren 502 kann das Bilden eines Isolierungsgrabens zwischen einer PNP-Zone, die den lateralen PNP-Transistor enthält, und einer NPN-Zone, die den lateralen NPN-Transistor enthält, umfassen. Der Isolationsgraben wird dann mit einem Dielektrikumsmaterial gefüllt.
  • Nachdem Ausführungsformen für die Erfindung beschrieben worden sind (welche veranschaulichend und nicht beschränkend sein sollen), sei angemerkt, dass der Fachmann im Lichte der vorstehenden Lehren Modifikationen und Variationen vornehmen kann. Es versteht sich daher, dass in den speziellen offenbarten Ausführungsformen Veränderungen vorgenommen werden können, welche unter den Umfang und die Idee der Erfindung fallen, wie sie durch die anhängenden Patentansprüche umrissen sind. Nachdem somit Erscheinungsformen der Erfindung in den Einzelheiten und in der Ausführlichkeit beschrieben worden sind, wie es von den Patentgesetzen gefordert ist, wird in den anhängenden Patentansprüchen ausgeführt, was beansprucht wird und durch das Patent geschützt werden soll.

Claims (20)

  1. Komplementäre Transistor-Inverterschaltung, aufweisend: ein Halbleiter-auf-Isolator(SOI)-Substrat; einen lateralen bipolaren PNP-Transistor, der auf dem SOI-Substrat hergestellt ist, wobei der laterale bipolare PNP-Transistor eine PNP-Basis, einen PNP-Emitter und einen PNP-Kollektor umfasst; und einen lateralen bipolaren NPN-Transistor, der auf dem SOI-Substrat hergestellt ist, wobei der laterale bipolare NPN-Transistor eine NPN-Basis, einen NPN-Emitter und einen NPN-Kollektor umfasst.
  2. Komplementäre Transistor-Inverterschaltung nach Anspruch 1, ferner aufweisend: eine extrinsische NPN-Basiszone, welche an die NPN-Basis stößt, wobei die extrinsische NPN-Basiszone eine stark dotierte Halbleiterzone des p-Typs ist; und wobei die NPN-Basis eine Halbleiterzone des p-Typs ist; wobei der NPN-Emitter und der NPN-Kollektor stark dotierte Halbleiterzonen des n-Typs sind, die durch die NPN-Basis getrennt sind; und wobei die NPN-Basis, der NPN-Emitter und der NPN-Kollektor an einen vergrabenen Isolator des SOI-Substrats stoßen.
  3. Komplementäre Transistor-Inverterschaltung nach Anspruch 1, ferner aufweisend: eine extrinsische PNP-Basiszone, welche an die PNP-Basis stößt, wobei die extrinsische PNP-Basiszone eine stark dotierte Halbleiterzone des n-Typs ist; und wobei die PNP-Basis eine Halbleiterzone des n-Typs ist; wobei der PNP-Emitter und der PNP-Kollektor stark dotierte Halbleiterzonen des p-Typs sind, die durch die PNP-Basis getrennt sind; und wobei die PNP-Basis, der PNP-Emitter und der PNP-Kollektor an einen vergrabenen Isolator des SOI-Substrats stoßen.
  4. Komplementäre Transistor-Inverterschaltung nach Anspruch 1, ferner aufweisend: eine extrinsische NPN-Basiszone, welche an die NPN-Basis stößt, wobei die extrinsische NPN-Basiszone eine stark dotierte Halbleiterzone des p-Typs ist; eine extrinsische PNP-Basiszone, welche an die PNP-Basis stößt, wobei die extrinsische PNP-Basiszone eine stark dotierte Halbleiterzone des n-Typs ist; und einen Eingangsanschluss, welcher mit der extrinsischen NPN-Basiszone und der extrinsischen PNP-Basiszone elektrisch verbunden ist.
  5. Komplementäre Transistor-Inverterschaltung nach Anspruch 1, ferner aufweisend einen Ausgangsanschluss, welcher mit dem NPN-Kollektor und dem PNP-Kollektor elektrisch verbunden ist.
  6. Komplementäre Transistor-Inverterschaltung nach Anspruch 1, ferner aufweisend: eine Masse-Spannungsleitung, welche mit dem NPN-Emitter elektrisch verbunden ist; und eine Versorgungsspannungsleitung, welche mit dem PNP-Emitter elektrisch verbunden ist.
  7. Komplementäre Transistor-Inverterschaltung nach Anspruch 1, wobei die NPN-Basis aus Silicium oder Silicium-Germanium-Legierung hergestellt ist.
  8. Komplementäre Transistor-Inverterschaltung nach Anspruch 1, wobei die PNP-Basis aus Silicium oder Silicium-Germanium-Legierung hergestellt ist.
  9. Komplementäre Transistor-Inverterschaltung nach Anspruch 1, ferner aufweisend: wobei die PNP-Basis eine erste mittlere Zone zwischen einer ersten oberen Zone und einer ersten unteren Zone umfasst, wobei die erste mittlere Zone eine kleinere Bandlücke als die erste obere Zone und die erste untere Zone aufweist; und wobei die NPN-Basis eine zweite mittlere Zone zwischen einer zweiten oberen Zone und einer zweiten unteren Zone umfasst, wobei die zweite mittlere Zone eine kleinere Bandlücke als die zweite obere Zone und die zweite untere Zone aufweist.
  10. Verfahren zur Herstellung einer komplementären Transistor-Inverterschaltung, das Verfahren aufweisend: Herstellen eines lateralen PNP-Transistors auf einem Halbleiter-auf-Isolator-Substrat, wobei der laterale bipolare PNP-Transistor eine PNP-Basis, einen PNP-Emitter und einen PNP-Kollektor umfasst; Herstellen eines lateralen NPN-Transistors auf einem Halbleiter-auf-Isolator-Substrat, wobei der laterale bipolare NPN-Transistor eine NPN-Basis, einen NPN-Emitter und einen NPN-Kollektor umfasst; und elektrisches Verbinden des lateralen PNP-Transistors und des lateralen NPN-Transistors, um einen Inverter zu bilden.
  11. Verfahren nach Anspruch 10, wobei das Herstellen des lateralen PNP-Transistors umfasst: Bilden eines Platzhalterstapels über der PNP-Basis, wobei der Platzhalterstapel eine Dielektrikumsschicht und eine Halbleiterschicht über der Dielektrikumsschicht umfasst; Entfernen des Platzhalterstapels; und Ersetzen des Platzhalterstapels durch eine extrinsische PNP-Basiszone, welche an die PNP-Basis stößt, wobei die extrinsische PNP-Basiszone eine stark dotierte Halbleiterzone des n-Typs ist.
  12. Verfahren nach Anspruch 10, wobei das Herstellen des lateralen NPN-Transistors umfasst: Bilden eines Platzhalterstapels über der NPN-Basis, wobei der Platzhalterstapel eine Dielektrikumsschicht und eine Halbleiterschicht über der Dielektrikumsschicht umfasst; Entfernen des Platzhalterstapels; und Ersetzen des Platzhalterstapels durch eine extrinsische NPN-Basiszone, welche an die NPN-Basis stößt, wobei die extrinsische NPN-Basiszone eine stark dotierte Halbleiterzone des p-Typs ist.
  13. Verfahren nach Anspruch 10, ferner aufweisend: Bilden eines Isolationsgrabens zwischen einer PNP-Zone, die den lateralen PNP-Transistor enthält, und einer NPN-Zone, die den lateralen NPN-Transistor enthält; und Füllen des Isolationsgrabens mit einem Dielektrikumsmaterial.
  14. Verfahren nach Anspruch 10, wobei das Herstellen des lateralen PNP-Transistors umfasst: Dotieren einer PNP-Zone des Halbleiter-auf-Isolator-Substrats mit einem Dotierstoff des n-Typs, um eine Zone des n-Typs zu bilden; Bilden eines PNP-Platzhalterstapels über der PNP-Zone, wobei der Platzhalterstapel eine Dielektrikumsschicht und eine Halbleiterschicht über der Dielektrikumsschicht umfasst; Implantieren eines Materials des p-Typs unter Verwendung des Platzhalterstapels als Maske, um eine stark dotierte Emitterzone des p-Typs und eine stark dotierte Kollektorzone des p-Typs zu bilden; Entfernen des PNP-Platzhalterstapels; und Ersetzen des Platzhalterstapels durch eine extrinsische PNP-Basiszone, welche an die Zone des n-Typs stößt, wobei die extrinsische PNP-Basiszone eine stark dotierte Halbleiterzone des n-Typs ist.
  15. Verfahren nach Anspruch 14, ferner aufweisend ein Bilden von Dielektrikums-Seitenwand-Abstandhaltern entlang zwei Seiten des PNP-Platzhalterstapels.
  16. Verfahren nach Anspruch 10, wobei das Herstellen des lateralen NPN-Transistors umfasst: Dotieren einer NPN-Zone des Halbleiter-auf-Isolator-Substrats mit einem Dotierstoff des p-Typs, um eine Zone des p-Typs zu bilden; Bilden eines NPN-Platzhalterstapels über der NPN-Zone, wobei der Platzhalterstapel eine Dielektrikumsschicht und eine Halbleiterschicht über der Dielektrikumsschicht umfasst; Implantieren eines Materials des n-Typs unter Verwendung des Platzhalterstapels als Maske, um eine stark dotierte Emitterzone des n-Typs und eine stark dotierte Kollektorzone des n-Typs zu bilden; Entfernen des NPN-Platzhalterstapels; und Ersetzen des Platzhalterstapels durch eine extrinsische NPN-Basiszone, welche an die Zone des p-Typs stößt, wobei die extrinsische NPN-Basiszone eine stark dotierte Halbleiterzone des p-Typs ist.
  17. Verfahren nach Anspruch 16, ferner aufweisend ein Bilden von Dielektrikums-Seitenwand-Abstandhaltern entlang zwei Seiten des NPN-Platzhalterstapels.
  18. Verfahren nach Anspruch 10, wobei das elektrische Verbinden des lateralen PNP-Transistors und des lateralen NPN-Transistors umfasst: elektrisches Verbinden der PNP-Basis mit der NPN-Basis; und elektrisches Verbinden des PNP-Kollektors mit dem NPN-Kollektor.
  19. Verfahren nach Anspruch 10, wobei die NPN-Basis und die PNP-Basis aus Silicium oder Silicium-Germanium-Legierung hergestellt werden.
  20. Verfahren nach Anspruch 10, wobei die PNP-Basis, der PNP-Emitter, der PNP-Kollektor, die NPN-Basis, der NPN-Emitter und der NPN-Kollektor an den vergrabenen Isolator des SOI-Substrats stoßen.
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