JP2007311489A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】BiCMOSなどの半導体装置に搭載される用途の異なる各素子の性能を両立させることができる高性能な半導体装置及びその製造方法を提供する。
【解決手段】P型Si基板1上の高速用HBT形成領域に高濃度のリンイオンを注入し、カーボンを注入した後、Si基板1上に低濃度のN型Si層3を形成する。N型Si層3は約1000〜1200℃でエピタキシャル成長させるため、埋め込み型不純物層2中の不純物がN型Si層3側にせり上がってくるが、埋め込み型不純物層2下部にカーボンが導入されている高速用HBT形成領域は埋め込み不純物層2からの不純物拡散が促進され、リンのせり上がり量を大きくできる。
【選択図】図1
【解決手段】P型Si基板1上の高速用HBT形成領域に高濃度のリンイオンを注入し、カーボンを注入した後、Si基板1上に低濃度のN型Si層3を形成する。N型Si層3は約1000〜1200℃でエピタキシャル成長させるため、埋め込み型不純物層2中の不純物がN型Si層3側にせり上がってくるが、埋め込み型不純物層2下部にカーボンが導入されている高速用HBT形成領域は埋め込み不純物層2からの不純物拡散が促進され、リンのせり上がり量を大きくできる。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関するものであり、特に、バイポーラトランジスタ、MOSトランジスタ及びバラクタなどの多種の素子を搭載した半導体装置およびその製造方法に関するものである。
従来、ヘテロ接合バイポーラトランジスタ(以下、HBTと称す)は、Siホモ接合バイポーラトランジスタに比べて優れた高速動作性・高電流駆動能力を持つことから、高速・高集積を必要とする移動体通信等の通信用デバイスとして利用されている。特に、バイポーラトランジスタにSi/SiGe,Si/SiGeC等のヘテロ接合構造を組み込んで、100GHzを越える遮断周波数をもHBTが実現されている。
近年、高速性能に優れるHBTは、CMOS、ラテラルPNPトランジスタ及びPN接合型バラクタ素子などと集積化され、通信用デバイス等に利用されている。また、高速用HBTと高耐圧用HBTを同一基板上に混載したBiCMOSに関する従来例として、特許文献1に開示されている半導体装置が知られている(例えば、特許文献1参照)。
この従来例では、高速用HBTのコレクタ層の表面に凹状の窪みが形成されているため、高速用HBTのSiGe・ベース層直下のコレクタ層を相対的に薄くし、高耐圧用HBTのSiGe・ベース層直下のコレクタ層を相対的に厚くすることが可能になり、それぞれに最適なCE間耐圧が達成されるので、それぞれの高耐圧特性及び高速特性が両立されて高性能な半導体装置が実現される。
特開2002−208641号公報(図1)
上記従来例の構造では、HBTの高性能化に伴い、高速用HBTのコレクタ層を更に薄くするには凹状の窪みを深く形成しなければならない。しかしながら、凹状の窪みを深くすると、コレクタ層の表面段差が大きくなり、この段差を跨いで形成するSiGe・ベース層の結晶性や膜組成が劣化する。更に、この窪み上に形成するエミッタ電極の微細加工も困難であった。
したがって、本発明の目的は、上記課題を鑑み、高濃度の埋め込み型不純物層の構造を工夫し、埋め込み型不純物層上の実効的なエピタキシャル層の厚さを素子よって異なるものに形成させることにより、BiCMOSなどの半導体装置に搭載される用途の異なる各素子の性能を両立させることができる高性能な半導体装置およびその製造方法を提供することである。
上記課題を解決するために、第1の発明の半導体装置は、用途の異なる2以上の半導体素子を半導体基板上に有する半導体装置であって、半導体基板の半導体素子の形成領域に形成された2以上の高濃度の埋め込み型不純物層と、埋め込み型不純物層の上に形成された低濃度のエピタキシャル層とを備え、埋め込み型不純物層のうち少なくとも第1の埋め込み型不純物層と第2の埋め込み型不純物層とは、同一元素の不純物を含み、不純物のエピタキシャル層側へのせり上がり量が異なるものである。
第2の発明の半導体装置は、第1の発明の半導体装置において、埋め込み型不純物層中の不純物はリンであり、第1の埋め込み型不純物層の下部にカーボンがドープされている。
第3の発明の半導体装置は、第2の発明の半導体装置において、不純物のせり上がり量が大きい第1の埋め込み型不純物層の拡散深さは不純物のせり上がり量が小さい第2の埋め込み型不純物層の拡散深さよりも小さい。
第4の発明の半導体装置は、第1の発明の半導体装置において、第1の埋め込み型不純物層の上部にゲルマニウムがドープされている。
第5の発明の半導体装置は、第1の発明の半導体装置において、第2の埋め込み型不純物層の下部にゲルマニウムがドープされている。
第6の発明の半導体装置は、第1〜5の発明のいずれかに記載の半導体装置において、不純物のせり上がり量が大きい第1の埋め込み型不純物層の形成領域に高速用バイポーラトランジスタが配置され、不純物のせり上がり量が小さい第2の埋め込み型不純物層の形成領域に高耐圧用バイポーラトランジスタ、ラテラルPNPトランジスタまたはPN接合型バラクタが配置されている。
第7の発明の半導体装置は、第1〜5の発明のいずれかに記載の半導体装置において、2以上の埋め込み不純物層の少なくとも一部が、互いに接続している。
第8の発明の半導体装置の製造方法は、用途の異なる2以上の半導体素子を半導体基板上に形成する半導体装置の製造方法であって、半導体基板の半導体素子の形成領域に2以上の高濃度の埋め込み型不純物層を形成する工程と、埋め込み型不純物層の上に低濃度のエピタキシャル層を形成する工程と、埋め込み型不純物層のうち同一元素の不純物が導入された少なくとも第1の埋め込み型不純物層と第2の埋め込み型不純物層における、エピタキシャル層側への不純物のせり上がり量を異ならせる工程とを含む。
第9の発明の半導体装置の製造方法は、第8の発明の半導体装置の製造方法において、埋め込み型不純物層の形成工程は、埋め込み型不純物層の形成領域に不純物としてリンを注入する工程と、不純物のせり上がり量を異ならせる工程として第1の埋め込み型不純物層の形成領域にカーボンを注入する工程とを含む。
第10の発明の半導体装置の製造方法は、第8の発明の半導体装置の製造方法において、埋め込み型不純物層の形成工程は、埋め込み型不純物層の形成領域に不純物としてリンを注入する工程と、不純物のせり上がり量を異ならせる工程として第1の埋め込み型不純物層の形成領域にゲルマニウムを注入する工程とを含む。
第11の発明の半導体装置の製造方法は、第8の発明の半導体装置の製造方法において、埋め込み型不純物層の形成工程は、埋め込み型不純物層の形成領域に不純物としてリンを注入する工程と、不純物のせり上がり量を異ならせる工程として第2の埋め込み型不純物層の形成領域の下部にゲルマニウムを注入する工程とを含む。
第12の発明の半導体装置の製造方法は、第8〜11の発明の半導体装置の製造方法において、不純物のせり上がり量が大きい第1の埋め込み型不純物層の形成領域に高速用バイポーラトランジスタを形成し、不純物のせり上がり量が小さい第2の埋め込み型不純物層の形成領域に高耐圧用バイポーラトランジスタ、ラテラルPNPトランジスタまたはPN接合型バラクタを形成する。
上記のように本発明は、不純物のせり上がり量が異なる高濃度の埋め込み型不純物層を形成することを特徴とする。以下、本発明の構成の一例および原理について説明する。
第2,9の発明に係る半導体装置及びその製造方法は、P型シリコン(Si)基板上の所望の素子領域、例えば高速用HBT、PN接合バラクタ、ラテラルPNPトランジスタ又は高耐圧用HBTの形成領域にリン(P)イオンを注入した後、高速用HBT形成領域の高濃度埋め込み層の下側半分にカーボン(C)を注入した後、Si基板上に低濃度のN型Si層を形成する。N型Si層は約1000〜1200℃でエピタキシャル成長させるため、埋め込み型不純物層中の不純物は基板側への拡散するのと同時にN型Si層側にもせり上がってくるが、下部にカーボンがドープされている高速用HBT形成領域は埋め込み不純物層の基板側への不純物の拡散が抑制され、N型Si層へのリンのせり上がりを促進できる。
次に、第4,10の発明に係る半導体装置及びその製造方法は、P型シリコン(Si)基板上の所望の素子領域、例えば高速用HBT、PN接合バラクタ、ラテラルPNPトランジスタ又は高耐圧用HBTの形成領域にリン(P)イオンを注入した後、高速用HBTの形成領域にゲルマニウム(Ge)を注入し点欠陥または格子間欠陥を形成した後、Si基板上に低濃度のN型Si層を形成する。N型Si層は約1000〜1200℃でエピタキシャル成長させるため、埋め込み型不純物層中の不純物はP型シリコン基板側への拡散するのと同時にN型Si層側にもせり上がってくるが、上部にゲルマニウムがドープされて点欠陥が存在する高速用HBT形成領域は埋め込み不純物層のリンのせり上がりを促進できる。
次に、第5,11の発明に係る半導体装置及びその製造方法は、P型シリコン基板上の所望の素子領域、例えば高速用HBT、PN接合バラクタ、ラテラルPNPトランジスタ又は高耐圧用HBTの形成領域にリン(P)イオンを注入した後、PN接合バラクタ、ラテラルPNPトランジスタ又は高耐圧用HBTの形成領域にゲルマニウム(Ge)を注入し点欠陥を形成し、続いて低濃度のN型Si層を形成する。N型Si層は約1000〜1200℃でエピタキシャル成長させるため、埋め込み型不純物層中の不純物はP型シリコン基板側への拡散するのと同時にN型Si層側にもせり上がってくるが、下部にゲルマニウムがドープされて点欠陥または点欠陥が存在する例えばPN接合バラクタはP型シリコン基板側へのリン拡散が多くなり、N型Si層へのリンのせり上がり量は小さくできる。
本発明の半導体装置によれば、埋め込み型不純物層のうち少なくとも第1の埋め込み型不純物層と第2の埋め込み型不純物層とは、同一元素の不純物を含み、不純物のエピタキシャル層側へのせり上がり量が異なるので、所望の素子によって実効的に膜厚の異なるエピタキシャル層を形成することにより、BiCMOSなどの半導体装置に搭載される用途の異なる各素子の特性向上を両立することができる。このため、全ての素子において性能向上が可能となる、高性能な半導体装置を実現することができる。
また、本発明において、第2の発明の半導体装置では、埋め込み型不純物層中の不純物はリンであり、第1の埋め込み型不純物層の下部にカーボンがドープされているので、第1の埋め込み型不純物層が第2の埋め込み型不純物層よりせり上がり量が大きくなる。すなわち、埋め込み型不純物層中のリンは基板側への拡散するのと同時にエピタキシャル層側にもせり上がってくるが、下部にカーボンがドープされている第1の埋め込み型不純物層の形成領域では埋め込み不純物層の基板側へのリンの拡散が抑制され、エピタキシャル層へのリンのせり上がりを促進できる。
また、これにより第3の発明の半導体装置では、不純物のせり上がり量が大きい第1の埋め込み型不純物層の拡散深さは不純物のせり上がり量が小さい第2の埋め込み型不純物層の拡散深さよりも小さくすることができる。
また、本発明において、第4の発明の半導体装置では、第1の埋め込み型不純物層の上部にゲルマニウムがドープされているので、第1の埋め込み型不純物層が第2の埋め込み型不純物層よりせり上がり量が大きくなる。すなわち、埋め込み型不純物層中の不純物は基板側への拡散するのと同時にエピタキシャル層側にもせり上がってくるが、上部にゲルマニウムがドープされて点欠陥が存在する第1の埋め込み型不純物層の形成領域では埋め込み不純物層の不純物のせり上がりを促進できる。
また、本発明において、第5の発明の半導体装置では、第2の埋め込み型不純物層の下部にゲルマニウムがドープされているので、第1の埋め込み型不純物層が第2の埋め込み型不純物層よりせり上がり量が大きくなる。すなわち、埋め込み型不純物層中の不純物は基板側への拡散するのと同時にエピタキシャル層側にもせり上がってくるが、下部にゲルマニウムがドープされて点欠陥が存在する第2の埋め込み型不純物層の形成領域では基板側への不純物拡散が多くなり、エピタキシャル層への不純物のせり上がり量は小さくできる。
また、本発明において、第6の発明の半導体装置では、不純物のせり上がり量が大きい第1の埋め込み型不純物層の形成領域に高速用バイポーラトランジスタが配置され、不純物のせり上がり量が小さい第2の埋め込み型不純物層の形成領域に高耐圧用バイポーラトランジスタ、ラテラルPNPトランジスタまたはPN接合型バラクタが配置されていることが好ましい。これにより、PN接合型バラクタ、ラテラルPNPトランジスタ又は高耐圧用バイポーラトランジスタの性能を低下することなく、高速用バイポーラトランジスタの高周波特性を向上させることができる。
また、本発明において、第7の発明の半導体装置では、2以上の埋め込み不純物層の少なくとも一部が、互いに接続していることが好ましい。
本発明の半導体装置の製造方法によれば、半導体基板の半導体素子の形成領域に2以上の高濃度の埋め込み型不純物層を形成する工程と、埋め込み型不純物層の上に低濃度のエピタキシャル層を形成する工程と、埋め込み型不純物層のうち同一元素の不純物が導入された少なくとも第1の埋め込み型不純物層と第2の埋め込み型不純物層における、エピタキシャル層側への不純物のせり上がり量を異ならせる工程とを含むので、所望の素子によって実効的に膜厚の異なるエピタキシャル層を形成することにより、BiCMOSなどの半導体装置に搭載される用途の異なる各素子の特性向上を両立することができる。このため、全ての素子において性能向上が可能となる、高性能な半導体装置を実現することができる。
また、本発明において、第9の発明の半導体装置の製造方法では、埋め込み型不純物層の形成工程は、埋め込み型不純物層の形成領域に不純物としてリンを注入する工程と、不純物のせり上がり量を異ならせる工程として第1の埋め込み型不純物層の形成領域にカーボンを注入する工程とを含むので、第2の発明と同様に第1の埋め込み型不純物層が第2の埋め込み型不純物層よりせり上がり量が大きくなる。
また、本発明において、第10の発明の半導体装置の製造方法では、埋め込み型不純物層の形成工程は、埋め込み型不純物層の形成領域に不純物としてリンを注入する工程と、不純物のせり上がり量を異ならせる工程として第1の埋め込み型不純物層の形成領域の上部にゲルマニウムを注入する工程とを含むので、第4の発明と同様に第1の埋め込み型不純物層が第2の埋め込み型不純物層よりせり上がり量が大きくなる。
また、本発明において、第11の発明の半導体装置の製造方法では、埋め込み型不純物層の形成工程は、埋め込み型不純物層の形成領域に不純物としてリンを注入する工程と、不純物のせり上がり量を異ならせる工程として第2の埋め込み型不純物層の形成領域の下部にゲルマニウムを注入する工程とを含むので、第5の発明と同様に第1の埋め込み型不純物層が第2の埋め込み型不純物層よりせり上がり量が大きくなる。
また、本発明において、第12の発明の半導体装置では、不純物のせり上がり量が大きい第1の埋め込み型不純物層の形成領域に高速用バイポーラトランジスタを形成し、不純物のせり上がり量が小さい第2の埋め込み型不純物層の形成領域に高耐圧用バイポーラトランジスタ、ラテラルPNPトランジスタまたはPN接合型バラクタを形成するので、第6の発明と同様の効果が得られる。
(第1の実施形態)
以下、本発明の第1の実施形態における半導体装置について図1〜図12を参照しながら説明する。
以下、本発明の第1の実施形態における半導体装置について図1〜図12を参照しながら説明する。
この半導体装置は、用途の異なる2以上の半導体素子を半導体基板上に有する。この場合、高速用HBT100及びPN接合バラクタ101を備えている。図1は、本実施形態に係る高速用HBTとPN接合型バラクタの断面図である。
図1に示すように、P型Si基板1と、P型Si基板1の表面部において半導体素子の形成領域に形成された高濃度のN+埋め込み型不純物層2を備えており、高速用HBT100の形成領域のみにイオン注入して形成されたカーボンドープSi層4を有する。高濃度のN+埋め込み型不純物層2の上には、エピタキシャル成長によって形成された、コレクタとして機能するSi単結晶層3を備える。ここで、実効的なN型Si単結晶層3の膜厚は、後述するように、HBT形成領域よりもバラクタ形成領域の方が厚くなる。また、シリコン酸化膜からなるシャロートレンチ5と、シャロートレンチ5の下方に形成され、シリコン酸化膜8及びポリシリコン膜7からなるディープトレンチ6と、コレクタとはシャロートレンチ5を挟んだ離間した部位に形成されたN+型コレクタ引き出し層9とを備えている。
更に、Si単結晶層3の上に形成された単結晶のSi/SiGeC層30a及び多結晶のSi/SiGeC層30bと、単結晶のSi/SiGeC層30aの上に形成され、エミッタ開口部を有するシリコン酸化膜31と、エミッタ開口部を埋めて単結晶のSi/SiGeC層30aに接触するポリシリコン膜からなるエミッタ電極33と、エミッタ電極33及びシリコン酸化膜31の側面上に形成されたシリコン酸化膜からなるサイドウォール36とを備えている。エミッタ電極33、多結晶のSi/SiGeC層30b及びN+型コレクタ引き出し層9の上部にはシリサイド層(図示せず)が形成されている。ここで、単結晶のSi/SiGeC層30aのうちエミッタ電極33とN型Si単結晶層3(コレクタ層)とに挟まれた部分のうちシリコン酸化膜31の開口部領域が真性ベース層である。また、Si/SiGeC層30aのうち真性ベース層を除く部分と、多結晶のSi/SiGeC層30bとにより、外部ベース層が構成されている。なお、本実施形態のSiGeC膜は、エミッタ側からコレクタ側に向かってバンドギャップが徐々に小さくなるように、傾斜組成を有している。また、P型Si基板上1には、エミッタ電極33や外部ベース層を覆うシリコン酸化膜からなる層間絶縁膜38と、層間絶縁膜38を貫通してHBTのエミッタ電極33,外部ベース層及びN+型コレクタ引き出し層9の各Coシリサイド層に到達する接続孔を埋めるWプラグ39と、層間絶縁膜38の上に形成され、各Wプラグ39に接続されるアルミニウム合金膜からなる金属配線40とが設けられている。
次に、本発明の第1の実施形態における半導体装置の製造方法について説明する。図2〜図12は、本発明の第1の実施形態に係るバイポーラトランジスタの製造工程を示す断面図である。なお、レジスト膜の除去工程については説明を省略している。
まず、図2(a)に示すように、(001)面を主面とするP型Si基板1の上部の表面に、フォトリソグラフィーを用いて、N型の埋め込み型不純物層2を形成しようとする領域(HBT形成領域100a及びバラクタ形成領域101a)を開口したレジスト膜(図示せず)を形成する。次に、レジスト膜を注入マスクとして用いて、Si基板1に加速エネルギー約30keV、ドーズ量約1×1015cm−2の条件でリンイオンを注入する。次に温度が1000℃程度で30分程度の熱処理を行なう。
続いて、リソグラフィを用いて高速用HBT形成領域100aのみ開口し、カーボンイオンを加速エネルギー約40keV,ドーズ量1×1015cm−2の条件で注入して、高速用HBT形成領域100aの表面部にカーボンドープSi層4を形成する。
次に、図2(b)に示すように、P型Si基板1の上に、N型不純物をin−situドープしながらSi単結晶層3をエピタキシャル成長させる。このとき、Si単結晶3内におけるN型不純物の濃度は、約1×1015cm−3、埋め込み型不純物層2内におけるリンのピーク濃度は、約6×1017cm−3、カーボンドープSi層4内におけるカーボン濃度は約1×1017cm−3である。
ここで、図2(b)に示すように、高速用HBT形成領域100aとバラクタ形成領域101aにおいては、埋め込み型不純物層の上部の位置が高速用HBT形成領域100aの方が高くなっている。これは、高速用HBT形成領域100aに導入したカーボンがSi単結晶層3へのリンのせり上がりを促進する効果によるものである。
すなわち、N型Si層は約1000〜1200℃でエピタキシャル成長させるため、埋め込み型不純物層中の不純物は基板側への拡散するのと同時にN型Si層側にもせり上がってくるが、下部にカーボンがドープされている高速用HBT形成領域は埋め込み不純物層の基板側への不純物の拡散が抑制され、N型Si層へのリンのせり上がりを促進できる。
カーボンを含むSi層中のリンの不純物拡散メカニズムはH.Ruckerら(IEDM1999)によって報告されている。Si中にカーボンが存在するとカーボンは格子間位置に存在し、リンが格子間位置を移動することができずに拡散を抑制することができる。
これにより、カーボンを含むSi層中のリンの拡散係数が小さいため、その後の低濃度のN型Si層を形成する際に高速用HBT形成領域のリンはP型シリコン基板側への不純物拡散が抑制され、埋め込み不純物層の上部位置が高速用HBT形成領域のほうがバラクタ形成領域より相対的に高くなり、実効的な低濃度のN型Si層の膜厚が小さくなる。このため、実効的なN型Si単結晶層3の膜厚は、HBT形成領域よりもバラクタ形成領域の方が約100〜150nm厚くなる。
また、HBT形成領域とバラクタ形成領域の底部においては、不純物のせり上がり量が大きいHBT形成領域の埋め込み型不純物層2の拡散深さは、不純物のせり上がり量が小さいバラクタ形成領域の埋め込み型不純物層2の拡散深さよりも小さくなる。
次に、図3に示す工程で、分離層として、シリコン酸化膜が埋め込まれたシャロートレンチ5と、アンドープポリシリコン膜7及びこれを取り囲むシリコン酸化膜8により構成されるディープトレンチ6とを形成する。各トレンチ5、6の深さは、それぞれ約0.3μm、約3μmである。
次に、図4に示すように、N+型コレクタ引き出し層9、N+型引き出し層10の形成領域を開口したレジスト膜(図示せず)を形成し、レジスト膜を注入マスクとして用いて、加速エネルギー約60keV,ドーズ量3×1015cm−2の条件で、リン(P)イオンをSi単結晶層3内に選択的に注入した後、酸素プラズマアッシングを用いてレジスト膜を除去する。続いて、温度が850℃程度で30分程度の熱処理を行なって、更に、加速エネルギー約50keV,ドーズ量3×1015cm−2の条件でヒ素を注入して、N+型コレクタ引き出し層9、N+型引き出し層10を形成する。
次に、フォトリソグラフィーとイオン注入とを用いて、加速エネルギー約50〜640keV,ドーズ量1×1012cm−2〜1×1013cm−2の条件で、PN接合バラクタ部にリンを注入してN型拡散層12、続いて加速エネルギー約5keV,ドーズ量約2×1015cm−2の条件でボロン(B)を注入してP型拡散層11を形成する。続いて温度が1000℃程度、時間が10〜15秒程度の熱処理をして不純物を活性化させる。
次に、図5に示すように、減圧CVD法により、基板上に厚さ約50nmのシリコン酸化膜28を堆積させ、続いて、減圧CVD法により、シリコン酸化膜28の上に約100nmのポリシリコン膜29を堆積させる。
次に、図6に示すように、フォトリソグラフィーを用いてHBT形成領域を開口したレジスト膜(図示せず)を形成し、レジスト膜をエッチングマスクとして用いて、エッチングにより、ポリシリコン膜29をパターニングして、外部ベース層の形成領域を開口する。次に、酸素プラズマアッシングを用いてレジスト膜を除去し、続いて、ポリシリコン膜29の開口部に露出しているシリコン酸化膜28をフッ酸により除去し、リンが注入されたSi単結晶層3の表面を露出させる。
次に、図7に示すように、UHV−CVD法により、基板上に約70nmのSiバッファ層を成長した後に、SiGeC膜とSi膜を順次エピタキシャル成長する。このとき、Si単結晶層3の上には、厚さ約70nmのSiGeC膜と厚さ約30nmのSi膜とからなる厚さ約100nmのSi/SiGeC層30aが成長され、シャロートレンチ5(シリコン酸化膜)及びポリシリコン膜29の上には、厚さ約30nmの多結晶Siと厚さ35nmの多結晶SiGeC膜と厚さ約15nmの多結晶Si膜とからなる厚さ約80nmの多結晶のSi/SiGeC層30bが成長される。また、in−situドープにより、SiGeC膜にはボロン(B)が導入されて、SiGeC膜はP型になっている。
次に、図8に示すように、減圧CVD法により、基板上に、膜厚が約30nmのシリコン酸化膜31及び膜厚が約50nmで濃度約3×1015cm−3のリンを含むポリシリコン膜32を連続して堆積する。その後、フォトリソグラフィーを用いて、エミッタ形成領域を開口したレジスト膜(図示せず)を形成し、レジスト膜をエッチングマスクとして用いて、ドライエッチングにより、ポリシリコン膜32をパターニングして、エミッタ開口部45を形成する。その後、ウエットエッチングにより、エミッタ開口部45内のシリコン酸化膜31を除去する。
次に、図9に示すように、基板上に、in−situドープを伴う減圧CVDにより、膜厚が400nm程度で濃度が1〜5×1020cm−3程度のN型不純物(リン)を含むN+型ポリシリコンを堆積する。続いて、フォトリソグラフィーにより、N+型ポリシリコン膜33の上に、エミッタ電極部分を覆うレジスト膜を形成する。そして、レジスト膜をエッチングマスクとして用いて、異方性エッチングにより、ポリシリコン膜をパターニングしてエミッタ電極33を形成する。続いて、レジスト膜及びエミッタ電極33をエッチングマスクとして用いて、ウエットエッチングにより、シリコン酸化膜31のうちエミッタ電極33によって覆われていない部分を除去する。
次に、外部ベースの抵抗を低減するために、Si/SiGeC層30a,30bに、基板表面に実質的に垂直な方向(チャネリングを生じない程度の傾きしかない方向)から、加速エネルギー約5keV,ドーズ量2×1015cm−3の条件でボロンの追加注入を行なう。
次に、図10に示すように、酸素プラズマアッシングにより、エミッタ電極33のパターンニングに用いたレジスト膜を除去する。その後、フォトリソグラフィーにより、エミッタ電極33及び多結晶のSi/SiGeC層30bのうち外部ベース層となる領域を覆うレジスト膜を形成し、レジスト膜をエッチングマスクとして用いて、多結晶のSi/SiGeC層30bのうち外部ベース層よりも外側に位置する部分を除去する。
次に、図11に示すように、減圧CVD法により、基板上に、厚さが約30〜100nm程度のシリコン酸化膜を堆積した後、温度が900℃程度で、時間が10〜15秒程度の熱処理を行なって、エミッタ電極50からSi/SiGeC層30a中のSi膜内にリンを拡散させてエミッタ層35を形成する。続いて、基板上に、シリコン酸化膜堆積した後、シリコン酸化膜を異方性エッチングして、エミッタ電極33の側面上にサイドウォール36を形成する。この時、HBTのエミッタ電極33の上面、Si/SiGeC層30bの上面、及びN+型コレクタ引き出し層9の上面には、シリコン層が露出している状態である。
次に、図12に示すように、スパッタリングにより、基板上にCo膜を形成した後、加熱してCoとSiとを反応させて、HBTのエミッタ電極33の上部、Si/SiGeC層30bの上部、及びN+型コレクタ引き出し層9の上部にCoシリサイド層を形成する。その後、CoとSiとの未反応層を除去し、続いて、Coシリサイド層のアニールを行なうことにより、Coシリサイド層を低抵抗化する。これにより、Si/SiGeC層30aの一部とSi/SiGeC層30bとCoシリサイド層とによって構成される外部ベース層とを形成する。
これ以降の工程では、周知の多層配線工程プロセスを用いる。すなわち、基板上にシリコン酸化膜からなる層間絶縁膜38を堆積した後に、層間絶縁膜38を貫通してHBTのエミッタ電極33,外部ベース層及びN+型コレクタ引き出し層9の各Coシリサイド層に到達する接続孔を形成する。その後、各接続孔内にW膜を埋め込んでWプラグ39を形成した後に、層間絶縁膜38の上にアルミニウム合金膜を形成し、所定の領域を開口したレジスト膜をマスクとして用いて、アルミニウム合金膜をパターニングすることにより、各Wプラグ39に接続され、層間絶縁膜38の上に延びる金属配線40を形成する。このようにして、図1に示す本実施形態の半導体装置が完成する。
(第2の実施形態)
次に、本発明の第2の実施形態における半導体装置及びその製造方法について図13および図14を参照しながら説明する。
(第2の実施形態)
次に、本発明の第2の実施形態における半導体装置及びその製造方法について図13および図14を参照しながら説明する。
本実施形態の半導体装置は、高速用HBT100及びPN接合バラクタ101を備えている。
まず、図13(a)に示すように、(001)面を主面とするP型Si基板1の上部の表面に、フォトリソグラフィーを用いて、N型の埋め込み型不純物層2を形成しようとする領域(HBT形成領域100a及びバラクタ形成領域101a)を開口したレジスト膜(図示せず)を形成する。次に、レジスト膜を注入マスクとして用いて、Si基板1に加速エネルギー約30keV、ドーズ量約1×1015cm−2の条件でリンイオンを注入する。次に温度が1000℃程度で30分程度の熱処理を行なう。
続いて、リソグラフィを用いて高速用HBT形成領域100aのみ開口し、ゲルマニウムイオンを加速エネルギー約20keV,ドーズ量1×1015cm−2の条件で注入して、高速用HBT形成領域100aの表面部にゲルマニウムドープSi層4aを形成する。
次に、図13(b)に示すように、P型Si基板1の上に、N型不純物をin−situドープしながらSi単結晶層3をエピタキシャル成長させる。
ここで、図13(b)に示すように、高速用HBT形成領域100aとバラクタ形成領域101aにおいては、埋め込み型不純物層2の上部の位置が高速用HBT形成領域100aの方が高くなっている。これは、高速用HBT形成領域100aに導入したゲルマニウムイオン注入により形成された格子間欠陥がSi単結晶層3へのリンのせり上がりを促進する効果によるものである。
すなわち、N型Si層は約1000〜1200℃でエピタキシャル成長させるため、埋め込み型不純物層中の不純物はP型シリコン基板側への拡散するのと同時にN型Si層側にもせり上がってくるが、上部にゲルマニウムがドープされて点欠陥が存在する高速用HBT形成領域は埋め込み不純物層のリンのせり上がりを促進できる。
Si層中では不純物が点欠陥と対になり拡散するため、拡散係数は点欠陥が存在するほうが存在しない場合より大きくなる。これにより、ゲルマニウムがドープされて点欠陥が多く存在するSi層中のリンの拡散係数が大きいため、その後の低濃度のN型Si層を形成する際に高速用HBT形成領域のリンはせり上がりが促進され、埋め込み不純物層の上部位置が高速用HBT形成領域のほうがバラクタ形成領域より相対的に高くなり、実効的な低濃度のN型Si層の膜厚が小さくなる。このため、実効的なN型Si単結晶層3の膜厚は、HBT形成領域よりもバラクタ形成領域の方が約100〜150nm厚くなる。
これ以降の工程は、第1の実施形態と同様の製造工程を用いて、高速用HBT及びPN接合バラクタを形成する。このようにして、図14に示す本実施形態の半導体装置が完成する。
(第3の実施形態)
次に、本発明の第3の実施形態における半導体装置及びその製造方法について図15および図16を参照しながら説明する。
(第3の実施形態)
次に、本発明の第3の実施形態における半導体装置及びその製造方法について図15および図16を参照しながら説明する。
本実施形態の半導体装置は、高速用HBT100及びPN接合バラクタ101を備えている。
まず、図15(a)に示すように、(001)面を主面とするP型Si基板1の上部の表面に、フォトリソグラフィーを用いて、N型の埋め込み型不純物層2を形成しようとする領域(HBT形成領域100a及びバラクタ形成領域101a)を開口したレジスト膜(図示せず)を形成する。次に、レジスト膜を注入マスクとして用いて、Si基板1に加速エネルギー約30keV、ドーズ量約1×1015cm−2の条件でリンイオンを注入する。次に温度が1000℃程度で30分程度の熱処理を行なう。
続いて、リソグラフィを用いてPN接合バラクタ形成領域のみ開口し、ゲルマニウムイオンを加速エネルギー約40keV,ドーズ量1×1015cm−2の条件で注入して、PN接合バラクタ形成領域のN型の埋め込み型不純物層の下部にゲルマニウムドープSi層4aを形成する。
次に、図15(b)に示すように、P型Si基板1の上に、N型不純物をin−situドープしながらSi単結晶層3をエピタキシャル成長させる。
ここで、図15(b)に示すように、高速用HBT形成領域100aとバラクタ形成領域101aにおいては、埋め込み型不純物層2の上部の位置が高速用HBT形成領域100aの方が高くなっている。これは、バラクタ形成領域101aに導入したゲルマニウムイオン注入により形成された点欠陥がSi単結晶層3へのリンのせり上がりを抑制する効果によるものである。
すなわち、N型Si層は約1000〜1200℃でエピタキシャル成長させるため、埋め込み型不純物層中の不純物はP型シリコン基板側への拡散するのと同時にN型Si層側にもせり上がってくるが、下部にゲルマニウムがドープされて点欠陥または点欠陥が存在する例えばPN接合バラクタはP型シリコン基板側へのリン拡散が多くなり、N型Si層へのリンのせり上がり量は小さくできる。
これにより、ゲルマニウムがドープされて点欠陥を含むSi層中のリンの拡散係数が大きいため、その後の低濃度のN型Si層を形成する際に例えばPN接合バラクタ形成領域のリンのせり上がりは小さくなり、埋め込み不純物層の上部位置が高速用HBT形成領域のほうがバラクタ形成領域より相対的に高くなり、実効的な低濃度のN型Si層の膜厚が小さくなる。このため、実効的なN型Si単結晶層3の膜厚は、HBT形成領域よりもバラクタ形成領域の方が約100〜150nm厚くなる。
これ以降の工程は、第1の実施形態と同様の製造工程を用いて、高速用HBT及びPN接合バラクタを形成する。このようにして、図16に示す本実施形態の半導体装置が完成する。
なお、各実施形態では、分離層で囲まれた1つの半導体素子の形成領域内に、不純物のせり上がり量が異なる2以上の高濃度の埋め込み型不純物層を形成しても良い。例えば、PN接合バラクタでは、図17に示すように、P型拡散層11とN型拡散層12とが形成される真性領域に不純物のせり上がり量が小さい埋め込み型不純物層2を形成する一方で、これと接続してN+型引き出し層10が形成される外部領域にはせり上がり量が大きい埋め込み型不純物層2を形成することも有効である。この構成によれば、PN接合バラクタは高耐圧特性を維持しながらその寄生抵抗を低減することができる。
また、高速用HBTにPN接合バラクタを集積する場合について示したが、高耐圧用HBT、ラテラルPNPトランジスタなどを高速用HBTと集積する場合にも有効である。
また、各実施形態において、ヘテロ構造を有するバイポーラトランジスタ(HBT)に対して実施したが、通常のバイポーラトランジスタ(Si−BT)に対しても適用可能である。
また、分離層にシャロートレンチとディープトレンチとを有するバイポーラトランジスタに対して実施したが、他の分離層、例えばPN接合分離のバイポーラトランジスタに対しても適用可能である。
また、エミッタ層はエミッタ電極になるドープドポリシリコン膜からの不純物拡散で形成したが、通常のイオン注入で形成した場合でも適用可能である。
本発明にかかる半導体装置およびその製造方法は、全ての素子において性能向上が可能となる、高性能な半導体装置を実現することができ、良好な高周波特性が要求される情報・通信用デバイス等に有用である。
1 P型Si基板
2 N+埋め込み型不純物層
3 Si単結晶層
4 カーボンドープSi層
4a ゲルマニウムドープSi層
5 シャロートレンチ
6 ディープトレンチ
7 アンドープポリシリコン膜
8 シリコン酸化膜
9 N+型コレクタ引き出し層
10 N+型引き出し層
11 P型拡散層
12 N型拡散層
28 シリコン酸化膜
29 ポリシリコン膜
30a 単結晶のSi/SiGeC層
30b 多結晶のSi/SiGeC層
31 シリコン酸化膜
32 ポリシリコン膜
33 エミッタ電極
35 エミッタ層
36 サイドウォール
38 層間絶縁膜
39 Wプラグ
40 金属配線
45 エミッタ開口部
50 エミッタ電極
2 N+埋め込み型不純物層
3 Si単結晶層
4 カーボンドープSi層
4a ゲルマニウムドープSi層
5 シャロートレンチ
6 ディープトレンチ
7 アンドープポリシリコン膜
8 シリコン酸化膜
9 N+型コレクタ引き出し層
10 N+型引き出し層
11 P型拡散層
12 N型拡散層
28 シリコン酸化膜
29 ポリシリコン膜
30a 単結晶のSi/SiGeC層
30b 多結晶のSi/SiGeC層
31 シリコン酸化膜
32 ポリシリコン膜
33 エミッタ電極
35 エミッタ層
36 サイドウォール
38 層間絶縁膜
39 Wプラグ
40 金属配線
45 エミッタ開口部
50 エミッタ電極
Claims (12)
- 用途の異なる2以上の半導体素子を半導体基板上に有する半導体装置であって、
前記半導体基板の前記半導体素子の形成領域に形成された2以上の高濃度の埋め込み型不純物層と、
前記埋め込み型不純物層の上に形成された低濃度のエピタキシャル層とを備え、
前記埋め込み型不純物層のうち少なくとも第1の埋め込み型不純物層と第2の埋め込み型不純物層とは、同一元素の不純物を含み、前記不純物の前記エピタキシャル層側へのせり上がり量が異なることを特徴とする半導体装置。 - 前記埋め込み型不純物層中の不純物はリンであり、前記第1の埋め込み型不純物層の下部にカーボンがドープされている請求項1記載の半導体装置。
- 不純物のせり上がり量が大きい前記第1の埋め込み型不純物層の拡散深さは不純物のせり上がり量が小さい前記第2の埋め込み型不純物層の拡散深さよりも小さい請求項2記載の半導体装置。
- 前記第1の埋め込み型不純物層の上部にゲルマニウムがドープされている請求項1記載の半導体装置。
- 前記第2の埋め込み型不純物層の下部にゲルマニウムがドープされている請求項1記載の半導体装置。
- 不純物のせり上がり量が大きい前記第1の埋め込み型不純物層の形成領域に高速用バイポーラトランジスタが配置され、
不純物のせり上がり量が小さい前記第2の埋め込み型不純物層の形成領域に高耐圧用バイポーラトランジスタ、ラテラルPNPトランジスタまたはPN接合型バラクタが配置されている請求項1,2,3,4または5記載の半導体装置。 - 前記2以上の埋め込み不純物層の少なくとも一部が、互いに接続している請求項1,2,3,4または5記載の半導体装置。
- 用途の異なる2以上の半導体素子を半導体基板上に形成する半導体装置の製造方法であって、
前記半導体基板の前記半導体素子の形成領域に2以上の高濃度の埋め込み型不純物層を形成する工程と、
前記埋め込み型不純物層の上に低濃度のエピタキシャル層を形成する工程と、
前記埋め込み型不純物層のうち同一元素の不純物が導入された少なくとも第1の埋め込み型不純物層と第2の埋め込み型不純物層における、前記エピタキシャル層側への前記不純物のせり上がり量を異ならせる工程とを含む半導体装置の製造方法。 - 前記埋め込み型不純物層の形成工程は、前記埋め込み型不純物層の形成領域に不純物としてリンを注入する工程と、前記不純物のせり上がり量を異ならせる工程として前記第1の埋め込み型不純物層の形成領域にカーボンを注入する工程とを含む請求項8記載の半導体装置の製造方法。
- 前記埋め込み型不純物層の形成工程は、前記埋め込み型不純物層の形成領域に不純物としてリンを注入する工程と、前記不純物のせり上がり量を異ならせる工程として前記第1の埋め込み型不純物層の形成領域の上部にゲルマニウムを注入する工程とを含む請求項8記載の半導体装置の製造方法。
- 前記埋め込み型不純物層の形成工程は、前記埋め込み型不純物層の形成領域に不純物としリンを注入する工程と、前記不純物のせり上がり量を異ならせる工程として前記第2の埋め込み型不純物層の形成領域の下部にゲルマニウムを注入する工程とを含む請求項8記載の半導体装置の製造方法。
- 不純物のせり上がり量が大きい前記第1の埋め込み型不純物層の形成領域に高速用バイポーラトランジスタを形成し、不純物のせり上がり量が小さい前記第2の埋め込み型不純物層の形成領域に高耐圧用バイポーラトランジスタ、ラテラルPNPトランジスタまたはPN接合型バラクタを形成する請求項8,9,10または11記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006138003A JP2007311489A (ja) | 2006-05-17 | 2006-05-17 | 半導体装置およびその製造方法 |
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2006
- 2006-05-17 JP JP2006138003A patent/JP2007311489A/ja active Pending
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