JP2007088310A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ベース抵抗の低減とアーリー電圧の増加を併せて実現しうる半導体装置およびその製造方法を提供する。
【解決手段】外部ベース層51の領域にカーボンを添加し、外部ベース用ボロン注入時に発生する点欠陥生成を防止するように設定したものである。
【選択図】図1
【解決手段】外部ベース層51の領域にカーボンを添加し、外部ベース用ボロン注入時に発生する点欠陥生成を防止するように設定したものである。
【選択図】図1
Description
本発明は、半導体装置、特にバイポーラトランジスタおよびその製造方法に関し、Si/SiGe,Si/SiGeCなどのヘテロ接合を有した高性能バイポーラトランジスタの構造およびその製造方法に関するものである。
従来より、ヘテロ接合バイポーラトランジスタは、Siホモ接合バイポーラトランジスタに比べて優れた高速動作性・高電流駆動能力を持つことから、高速・高集積を必要とする移動体通信等の通信用デバイスとして利用されている。特に、近年は、バイポーラトランジスタにSi/SiGe,Si/SiGeC等のヘテロ接合構造を組み込んで、100GHzを越える遮断周波数をもつヘテロ接合バイポーラトランジスタ(以下、HBTと称す)が実現されている。
このようなヘテロ接合バイポーラトランジスタの製造方法に関する従来例として、特許文献1に開示されている方法が知られている。
この従来例のHBTの製造方法の特徴は、コレクタ領域上にSiGeベース領域を堆積し、次にポリシリコンエミッタ電極をパターン形成してバイポーラトランジタが形成されることが示されている。
特表2004−520711号公報
この従来例のHBTの製造方法の特徴は、コレクタ領域上にSiGeベース領域を堆積し、次にポリシリコンエミッタ電極をパターン形成してバイポーラトランジタが形成されることが示されている。
しかしながら、上記従来のHBT構造は、シングルポリシリコン構造と呼ばれる構造で、従来例では記載されていないが、ベース電極(高濃度のP型層)を形成するために、エミッタ電極の外周より外側の領域にボロンを注入することが行われる。
ここで、従来例の代表図で構造60の下部のベース領域(P型層)をリンク部と定義する。我々の研究では従来例のようなHBTの構造において、HBTの特性パラメータであるベース抵抗を下げるためには前記リンク部の幅を狭くする必要がある。一方、リンク部の幅を狭くすると図14に示すようにアーリー電圧が低下し、特性が劣化することを発見した。
したがって、従来のHBTでは、ベース抵抗の低減とアーリー電圧の増加を併せて実現することは困難であった。
本発明の目的は、シングルポリシリコン構造のHBTにおいて、ベース抵抗の低減とアーリー電圧の増加を併せて実現しうる半導体装置およびその製造方法を提供することにある。
本発明の目的は、シングルポリシリコン構造のHBTにおいて、ベース抵抗の低減とアーリー電圧の増加を併せて実現しうる半導体装置およびその製造方法を提供することにある。
本発明のバイポーラトランジスタは、外部ベースへのボロン注入領域にカーボンを同時に不純物として存在させている。
また、外部ベース用高濃度ボロン領域とエミッタ直下の真性ベース領域との間のリンク部にカーボンを存在させている。
また、外部ベース用高濃度ボロン領域とエミッタ直下の真性ベース領域との間のリンク部にカーボンを存在させている。
リンク部の幅が狭くなってアーリー電圧が低下するメカニズムははっきりわかっていないが、我々は次のように推定している。外部ベースへの高ドーズ量のボロン注入時に同時に点欠陥も注入領域に生成している。ここでの点欠陥は格子間Siや空孔のようなものだと想定している。この点欠陥はその後の熱処理により低減、消滅するが、前記点欠陥はボロンの拡散より拡散速度が速く、点欠陥の一部は真性ベース層の近くまで拡散すると予想している。通常、点欠陥(特に格子間Si)が存在するとボロンなどの不純物は増速拡散することが知られており、リンク部のボロンは、前記増速拡散の影響で通常のボロン層(設計した厚み)よりも厚い層が形成されていると考えられる。このような増速拡散で広がったベース層では濃度が低下し、ベースーコレクタ間のバイアス変化で空乏層厚の変化が通常より大きくなりアーリー電圧が低下するものと思われる。
一方、カーボンは点欠陥との相互作用が大きいため、外部ベースの注入時に生成された点欠陥を消滅させる働きがあり、外部ベースやリンク部にカーボンを存在させることでリンク部のボロン拡散を抑制でき、アーリー電圧が低下することを防止できる。
本発明は上記の知見に基づいてなされたものであって、本発明の請求項1記載の半導体装置は、シリコン基板に形成され第1導電型不純物を含むコレクタ層と、上記コレクタ層を取り囲むように上記基板に形成された絶縁膜からなる分離層と、上記コレクタ層および上記分離層の上に成長された第2導電型不純物を含むベース層と、上記ベース層の上に形成されエミッタ開口部を有する絶縁膜と、上記エミッタ開口部を埋めて形成され第1導電型不純物を含む多結晶半導体からなるエミッタ電極とを備え、上記コレクタ層およびベース層で上記エミッタ電極より外側に位置する部分を内側よりも高濃度の第2導電型不純物層に形成され、かつこの高濃度の第2導電型不純物層はカーボンを含有していることを特徴とする。
本発明の請求項2記載の半導体装置は、シリコン基板に形成され第1導電型不純物を含むコレクタ層と、上記コレクタ層を取り囲むように上記基板に形成された絶縁膜からなる分離層と、上記コレクタ層および上記分離層の上に成長された第2導電型不純物を含むベース層と、上記ベース層の上に形成されエミッタ開口部を有する絶縁膜と、上記エミッタ開口部を埋めて形成され第1導電型不純物を含む多結晶半導体からなるエミッタ電極とを備え、上記コレクタ層およびベース層で上記エミッタ電極より外側に位置する部分を内側よりも高濃度の第2導電型不純物層に形成され、かつ上記高濃度の第2導電型不純物層とエミッタ開口部との間の領域にカーボンを含有していることを特徴とする。
本発明の請求項5記載の半導体装置の製造方法は、分離層に囲まれたコレクタ層を有する基板の上に、コレクタ層とは導電型が異なる不純物を含むベース層を、上記分離層に跨るようにエピタキシャル成長させる工程(a)と、上記ベース層の上にエミッタ開口部を有する絶縁膜を形成する工程(b)と、上記ベース層および上記絶縁膜の上に、第1導電型不純物を含む多結晶層を形成する工程(c)と、上記多結晶層および上記絶縁層をパターニングしてエミッタ電極を形成する工程(d)と、記エミッタ電極およびそのレジストをマスクにして上記基板の表面に垂直な方向から不純物を上記コレクタおよびベース層に注入する工程(e)と、上記コレクタおよびベース層で上記エミッタ電極より外側に位置する部分を内側よりも高濃度の第2導電型不純物層に形成し、かつこの高濃度の第2導電型不純物層と同じ領域にカーボンを注入する工程(f)とを備えたことを特徴とする。この構成により、第2導電型の不純物を注入した領域にカーボンを注入して点欠陥を消滅させることができる。
本発明の請求項6記載の半導体装置の製造方法は、分離層に囲まれた第1の半導体層を有する基板の上に、コレクタ層とは導電型が異なる不純物を含むベース層を、上記分離層に跨るようにエピタキシャル成長させる工程(a)と、上記ベース層の上にエミッタ開口部を有する絶縁膜を形成する工程(b)と、上記多結晶層および上記絶縁層をパターニングしてエミッタ電極を形成する工程(c)と、上記エミッタ電極およびそのレジストをマスクにして上記基板の表面に垂直な方向から不純物を注入して上記コレクタおよびベース層で上記エミッタ電極より外側に位置する部分を内側よりも高濃度の第2導電型不純物層にする工程(d)と、上記基板の表面に垂直な方向に対して傾けた方向から上記エミッタ電極の下方位置の上記ベース層にカーボンを複数回に分けて周方向から注入する工程(e)とを備えたことを特徴とする。この構成により、第2導電型の不純物を注入した領域よりも真性ベースに近いリンク部にカーボンを導入することができ、より効果的にアーリー電圧に影響を与える点欠陥を消滅させることができる。
上記の構成において、上記コレクタ層はSi単一組成を有し、上記ベース層はSiGeまたはSiGeC混晶組成を有していることが好ましい。
上記の構成において、上記コレクタまたは上記ベース層の少なくとも一部にカーボン層を有していることが好ましい。
上記の構成において、上記コレクタまたは上記ベース層の少なくとも一部にカーボン層を有していることが好ましい。
以上説明したように、本発明の半導体装置およびその製造方法により、バイポーラトランジスタ(HBT)におけるベース抵抗の低減とアーリー電圧の増加を併せて実現することが可能となる。
(第1の実施形態)
図1は、本発明の第1の実施形態に係るバイポーラトランジスタを示す。
バイポーラトランジスタ(HBT)は、基板内に、P型Si基板1と、Si基板1の表面部に形成されたサブコレクタ層2と、サブコレクタ層2の上にエピタキシャル成長によって形成されてコレクタとして機能するSi単結晶層3と、シリコン酸化膜からなるシャロートレンチ4と、シャロートレンチ4の下方に形成されてシリコン酸化膜7およびポリシリコン膜6からなるディープトレンチ5と、サブコレクタ層2とはシャロートレンチ4を挟んだ離間した部位に形成されたN+型コレクタ引き出し層8とを備えている。
図1は、本発明の第1の実施形態に係るバイポーラトランジスタを示す。
バイポーラトランジスタ(HBT)は、基板内に、P型Si基板1と、Si基板1の表面部に形成されたサブコレクタ層2と、サブコレクタ層2の上にエピタキシャル成長によって形成されてコレクタとして機能するSi単結晶層3と、シリコン酸化膜からなるシャロートレンチ4と、シャロートレンチ4の下方に形成されてシリコン酸化膜7およびポリシリコン膜6からなるディープトレンチ5と、サブコレクタ層2とはシャロートレンチ4を挟んだ離間した部位に形成されたN+型コレクタ引き出し層8とを備えている。
さらに、バイポーラトランジスタは、Si単結晶層3の上に形成された単結晶のSi/SiGeC層30aおよびシャロートレンチ4上の多結晶のSi/SiGeC層30bと、単結晶のSi/SiGeC層30aの上に形成されエミッタ開口部を有する酸化膜31と、酸化膜31の上に形成されエミッタ開口部を有するポリシリコン膜32と、エミッタ開口部を埋めて単結晶のSi/SiGeC層30aに接触するエミッタ電極50と、単結晶のSi/SiGeC層30aの上部に形成されたエミッタ層35と、エミッタ電極50,ポリシリコン膜32および酸化膜31の側面上に形成されたシリコン酸化膜からなるサイドウォール36を備えている。
ここで、単結晶のSi/SiGeC層30aのうちエミッタ層35とSi単結晶層3(コレクタ層)とに挟まれた部分が真性ベース層52である。また、真性ベース層52の外側でエミッタ電極50の下部にあたる領域がリンク部53、さらにその外側で高濃度ボロンが存在する領域が外部ベース層51である。この第1の実施形態では外部ベース層51にカーボンも存在している。
なお、本実施形態のSiGeC膜は、エミッタ側からコレクタ側に向かってバンドギャップが徐々に小さくなるように、傾斜組成を有しており、正確にはSi1−x−yGexCyで表されるものである。
このバイポーラトランジスタは、図2〜図11に示す製造工程によって作成できる。
まず、図2に示すように、(001)面を主面とするP型Si基板1の上部の表面に、フォトリソグラフィーを用いて、N型のサブコレクタ層を形成しようとする領域を開口したレジスト膜(図示せず)を形成する。次に、レジスト膜を注入マスクとして用いて、Si基板1にヒ素(As)イオンを注入して、HBT形成領域に深さ約1μmのN型のサブコレクタ層2を形成する。このとき、サブコレクタ層2内におけるAsの濃度は、約6×1019cm−3である。続いて、Si基板1の上に、N型不純物をin−situドープしながらSi単結晶層3(第1の半導体層)をエピタキシャル成長させる。このとき、Si単結晶3内におけるN型不純物の濃度は、約1×1015cm−3である。
まず、図2に示すように、(001)面を主面とするP型Si基板1の上部の表面に、フォトリソグラフィーを用いて、N型のサブコレクタ層を形成しようとする領域を開口したレジスト膜(図示せず)を形成する。次に、レジスト膜を注入マスクとして用いて、Si基板1にヒ素(As)イオンを注入して、HBT形成領域に深さ約1μmのN型のサブコレクタ層2を形成する。このとき、サブコレクタ層2内におけるAsの濃度は、約6×1019cm−3である。続いて、Si基板1の上に、N型不純物をin−situドープしながらSi単結晶層3(第1の半導体層)をエピタキシャル成長させる。このとき、Si単結晶3内におけるN型不純物の濃度は、約1×1015cm−3である。
ここで“in−situドープ”とは、シリコンをエピタキシャル成長させるときに同時にN型不純物を含んだガスを流しながら成長させる状態であり、成長後にイオン注入などで不純物を追加していないものであり、成長後にイオン注入などで不純物を追加するものと区別している。
次に、図3に示す工程で、分離層として、シリコン酸化膜が埋め込まれたシャロートレンチ4と、ポリシリコン膜6およびこれを取り囲むシリコン酸化膜7により構成されるディープトレンチ5とを形成する。各トレンチ4,5の深さは、それぞれ約0.3μm、約3μmである。
次に、図4に示す工程で、N+型コレクタ引き出し層形成領域を開口したレジスト膜(図示せず)を形成し、このレジスト膜を注入マスクとして用いて、加速エネルギー約60KeV,ドーズ量3×1015cm−2の条件で、リン(P)イオンをSi単結晶層3内に選択的に注入した後、酸素プラズマアッシングを用いてレジスト膜を除去する。続いて、温度が850℃程度で30分程度の熱処理を行って、シャロートレンチ4,4間にN+型コレクタ引き出し層8を形成する。次に、フォトリソグラフィーとイオン注入とを用いて、加速エネルギー約50KeV,ドーズ量3×1015cm−2の条件で、N+型コレクタ引き出し層8の上部にヒ素を注入し、続いて例えば温度が1000℃程度、時間が10〜15秒程度の熱処理をして不純物を活性化させる。
次に、図5に示す工程で、減圧CVD法により、基板上に厚さ約50nmの酸化膜28を堆積させ、続いて、減圧CVD法により、酸化膜28の上に約100nmのポリシリコン膜29を堆積させる。
次に、図6に示す工程で、フォトリソグラフィーを用いてHBT形成領域を開口したレジスト膜(図示せず)を形成し、レジスト膜をエッチングマスクとして用いて、エッチングにより、ポリシリコン膜29をパターニングして、外部ベース層形成領域を開口する。その後、コレクタのリンプロファイルを形成するために、レジスト膜およびポリシリコン膜29を注入マスクとして用いて、加速エネルギー280keV,ドーズ量約5×1013cm−3の条件で、リンを酸化膜28を通過させてSi単結晶層3内に注入する。これにより、Si単結晶層3内に所望のコレクタ用リンプロファイルが形成される。次に、酸素プラズマアッシングを用いてレジスト膜を除去し、続いて、ポリシリコン膜29の開口部に露出している酸化膜28をフッ酸により除去し、リンが注入されたSi単結晶層3の表面を露出させる。
次に、図7に示す工程で、UHV−CVD法により、基板上に約60nmのSiバッファ層をエピした後に、SiGeC膜とその直上にSi膜をエピタキシャル成長させて、Si/SiGeC層(第2の半導体層)を形成する。このとき、Si単結晶層3の上には、厚さ約70nmのSiGeC膜と厚さ約30nmのSi膜とからなる厚さ約100nmのSi/SiGeC層30aが成長され、シャロートレンチ4(酸化膜)とポリシリコン膜29の上には、厚さ約30nmの多結晶Siと厚さ35nmの多結晶SiGeC膜と厚さ約15nmの多結晶Si膜とからなる厚さ約80nmの多結晶のSi/SiGeC層30bが成長される。また、in−situドープにより、SiGeC膜にはボロン(B)が導入されて、SiGeC膜はP型になっている。
次に、図8に示す工程で、減圧CVD法により、基板上に、膜厚が約30nmの酸化膜31および膜厚が約50nmで濃度約3×1015cm−3のリンを含むポリシリコン膜32を連続して堆積する。その後、フォトリソグラフィーを用いて、エミッタ形成領域を開口したレジスト膜(図示せず)を形成し、レジスト膜をエッチングマスクとして用いて、ドライエッチングにより、ポリシリコン膜32をパターニングして、エミッタ開口部45を形成する。その後、ウエットエッチングにより、エミッタ開口部45内の酸化膜31を除去する。
次に、図9に示す工程で、基板上に、in−situドープを伴う減圧CVDにより、膜厚が400nm程度で濃度が1〜5×1020cm−3程度のN型不純物(リン)を含むN+型ポリシリコン膜を堆積する。続いて、フォトリソグラフィーにより、このN+型ポリシリコン膜の上に、エミッタ電極部分を覆うレジスト膜46を形成する。そして、レジスト膜46をエッチングマスクとして用いて、異方性エッチングにより、ポリシリコン膜をパターニングしてエミッタ電極50を形成する。続いて、レジスト膜46およびエミッタ電極50をエッチングマスクとして用いて、ウエットエッチングにより、酸化膜31のうちエミッタ電極50によって覆われていない部分を除去する。
次に、外部ベース層51の抵抗を低減するために、Si/SiGeC層30a,30bに、基板表面に垂直な方向から、加速エネルギー約5KeV,ドーズ量2×1015cm−3の条件でボロンの追加注入を行う。次に、カーボンを加速エネルギー約8KeV,ドーズ量2×1015cm−3の条件で注入する。カーボンはボロンと同じ領域に注入すればよいが、望ましくはボロンよりは深い分布をもつ注入条件を選択するほうがよい。
次に、図10に示す工程で、酸素プラズマアッシングにより、レジスト膜46を除去する。その後、フォトリソグラフィーにより、エミッタ電極50および多結晶のSi/SiGeC層30bのうち外部ベース層となる領域を覆うレジスト膜47を形成し、レジスト膜47をエッチングマスクとして用いて、多結晶のSi/SiGeC層30bのうち外部ベース層よりも外側に位置する部分を除去する。
次に、図11に示す工程で、減圧CVD法により、基板上に、厚さが約30〜100nm程度の酸化膜を堆積した後、温度が900℃程度で、時間が10〜15秒程度の熱処理を行って、エミッタ電極50からSi/SiGeC層30a中のSi膜内にリンを拡散させてエミッタ層35を形成する。このときに同時に点欠陥とカーボンとの相互作用が促進され、点欠陥が消滅する。続いて、基板上に、酸化膜堆積した後、酸化膜を異方性エッチングして、エミッタ電極50の側面上にサイドウォール36を形成する。この時、エミッタ電極50の上面、Si/SiGeC層30a,30bの上面、およびN+型コレクタ引き出し層8の上面には、シリコン層が露出している状態である。
次に、図12に示す工程で、スパッタリングにより、基板上にCo膜を形成した後、加熱してCoとSiとを反応させて、エミッタ電極50の上部、Si/SiGeC層30a,30bの上部、およびN+型コレクタ引き出し層8の上部にCoシリサイド層37a,37b,37cを形成する。その後、CoとSiとの未反応層を除去し、続いて、Coシリサイド層37a,37b,37cのアニールを行うことにより、Coシリサイド層37a,37b,37cを低抵抗化する。これにより、Si/SiGeC層30aの一部と、Si/SiGeC層30bと、Coシリサイド層37bとによって構成される外部ベース層51とを形成する。
これ以降の工程では、標準的な多層配線工程プロセスを用いる。すなわち、基板上に酸化膜からなる層間絶縁膜38を堆積した後に、層間絶縁膜38を貫通してエミッタ電極50,外部ベース層51およびN+型コレクタ引き出し層8の各Coシリサイド層37a,37b,37cに到達する接続孔を形成する。
その後に、各接続孔内にW膜を埋め込んでWプラグ39を形成した後に、スパッタリングにより、基板上にアルミニウム合金膜を形成し、所定の領域を開口したレジスト膜をマスクとして用いて、アルミニウム合金膜をパターニングすることにより、各Wプラグ39に接続され、層間絶縁膜38の上に延びる金属配線40を形成する。
なお、本実施形態では、ベース層の直下からサブコレクタ層にいたるまでのSi単結晶における不純物濃度プロファイルを一度のリン注入で形成したが、不純物濃度プロファイルを最適化するにあたり多段注入を実施したり、エミッタ開口用マスク(図7に示すポリシリコン膜32)を用いたセルフアラインの注入を用いたりしても構わない。
本実施形態によると、以下の効果を発揮することができる。
まず、外部ベース層51を形成するためのボロン注入と同じ注入によりカーボンを導入するので点欠陥の発生密度と同じ分布でカーボンを導入することができ、点欠陥消滅に有効的である。また、ボロン注入に引き続き、カーボンを注入しているので、マスク合わせずれなどの工程要因によるカーボンの分布ずれを防止でき、歩留まりの向上に有利である。
まず、外部ベース層51を形成するためのボロン注入と同じ注入によりカーボンを導入するので点欠陥の発生密度と同じ分布でカーボンを導入することができ、点欠陥消滅に有効的である。また、ボロン注入に引き続き、カーボンを注入しているので、マスク合わせずれなどの工程要因によるカーボンの分布ずれを防止でき、歩留まりの向上に有利である。
また、この第1の実施形態ではベースにSiGeCを用いたがSiGeでも同様な効果が得られることは明らかである。
なお、この第1の実施形態ではSiバッファ層およびSi−cap層はシリコンで形成しているが、エピタキシャル成長時にカーボンを導入することでさらにアーリー電圧低減防止に寄与することも可能である。
なお、この第1の実施形態ではSiバッファ層およびSi−cap層はシリコンで形成しているが、エピタキシャル成長時にカーボンを導入することでさらにアーリー電圧低減防止に寄与することも可能である。
(第2の実施形態)
以下、図面を参照しながら、本発明の第2の実施形態について説明する。図13は、本発明の第2の実施形態に係るバイポーラトランジスタの製造工程を示す断面図である。
以下、図面を参照しながら、本発明の第2の実施形態について説明する。図13は、本発明の第2の実施形態に係るバイポーラトランジスタの製造工程を示す断面図である。
本実施形態においても、第1の実施形態における図1に示す工程(P型Si基板1にサブコレクタ層2を形成する工程)から図8に示す工程までを行う。
次に、本実施形態では、第1の実施形態における図9に示す工程に代えて、図13に示す工程を行う。すなわち、エミッタ電極50の形成に続いて、エミッタ電極50の上のレジスト膜46を残した状態で、ウエットエッチングにより酸化膜31をパターニングし、ボロンを注入する。ここまでは第1の実施形態と同じである。その後、カーボンを基板に垂直な方向に対して約25°傾いた方向からSi/SiGeC層30a,30b内に注入する斜め注入ステップを、基板を90°ずつ回転させながら4回に分けて行う(4ステップ注入)。これにより、Si/SiGeC層30aのうち酸化膜31の下方に位置する領域、つまり、リンク部53にカーボンを導入する。その際、注入エネルギーは10KeVであり、4回トータルのドーズ量は約2×1014cm−3である。その後の形成方法は第1の実施形態に示す方法と同じである。
次に、本実施形態では、第1の実施形態における図9に示す工程に代えて、図13に示す工程を行う。すなわち、エミッタ電極50の形成に続いて、エミッタ電極50の上のレジスト膜46を残した状態で、ウエットエッチングにより酸化膜31をパターニングし、ボロンを注入する。ここまでは第1の実施形態と同じである。その後、カーボンを基板に垂直な方向に対して約25°傾いた方向からSi/SiGeC層30a,30b内に注入する斜め注入ステップを、基板を90°ずつ回転させながら4回に分けて行う(4ステップ注入)。これにより、Si/SiGeC層30aのうち酸化膜31の下方に位置する領域、つまり、リンク部53にカーボンを導入する。その際、注入エネルギーは10KeVであり、4回トータルのドーズ量は約2×1014cm−3である。その後の形成方法は第1の実施形態に示す方法と同じである。
本実施形態の製造方法によると、点欠陥低減のカーボンを真性ベースにより近い領域に導入でき、電気特性に影響を与えるボロン増速拡散を効果的に防止できる。
一方、カーボンの斜め注入を行うことにより、N型不純物を含むエミッタ電極50にもカーボンが導入されることになるが、高濃度の不純物を含み、電極となる部分であるので、カーボンの存在による影響は極めて小さい。
一方、カーボンの斜め注入を行うことにより、N型不純物を含むエミッタ電極50にもカーボンが導入されることになるが、高濃度の不純物を含み、電極となる部分であるので、カーボンの存在による影響は極めて小さい。
上記各実施形態においては、Si/SiGeCヘテロ接合を有するバイポーラトランジスタについて説明したが、SiGeC膜に代えて、Cを含まないSi1−xGex膜、あるいは、微量(組成比で0.1〜3.0%)のCを含むSi1−yCy膜を設けても、各実施形態の基本的な効果を発揮することはできる。真性ベース中のカーボンはトランジスタ特性を決定するものであるが、特性が許す限りカーボン濃度を増加させておくことは、本発明の目的である点欠陥の消滅の効果を有することは明らかである。
本発明の半導体装置は、移動体通信などの通信用デバイスに搭載される高周波信号増幅用トランジスタやパワートランジスタとして利用することができる。
1 P型Si基板
2 サブコレクタ層
3 Si単結晶層(コレクタ層)
4 シャロートレンチ
5 ディープトレンチ
6 ポリシリコン膜
7 シリコン酸化膜
8 N+型コレクタ引き出し層
9 P型ウェル
10 N型ウェル
11 酸化膜
28 酸化膜
29 ポリシリコン膜
30a 単結晶のSi/SiGeC層(ベース層)
30b 多結晶のSi/SiGeC層(ベース層)
31 酸化膜
35 エミッタ層
36 サイドウォール
37a,37b,37c Coシリサイド層
38 層間絶縁膜
39 Wプラグ
40 金属配線
45 エミッタ開口部
46 レジスト膜
50 エミッタ電極
51 外部ベース層
52 真性ベース層
53 リンク部
2 サブコレクタ層
3 Si単結晶層(コレクタ層)
4 シャロートレンチ
5 ディープトレンチ
6 ポリシリコン膜
7 シリコン酸化膜
8 N+型コレクタ引き出し層
9 P型ウェル
10 N型ウェル
11 酸化膜
28 酸化膜
29 ポリシリコン膜
30a 単結晶のSi/SiGeC層(ベース層)
30b 多結晶のSi/SiGeC層(ベース層)
31 酸化膜
35 エミッタ層
36 サイドウォール
37a,37b,37c Coシリサイド層
38 層間絶縁膜
39 Wプラグ
40 金属配線
45 エミッタ開口部
46 レジスト膜
50 エミッタ電極
51 外部ベース層
52 真性ベース層
53 リンク部
Claims (7)
- シリコン基板に形成され第1導電型不純物を含むコレクタ層と、
上記コレクタ層を取り囲むように上記基板に形成された絶縁膜からなる分離層と、
上記コレクタ層および上記分離層の上に成長された第2導電型不純物を含むベース層と、
上記ベース層の上に形成されエミッタ開口部を有する絶縁膜と、
上記エミッタ開口部を埋めて形成され第1導電型不純物を含む多結晶半導体からなるエミッタ電極とを備え、
上記コレクタ層およびベース層で上記エミッタ電極より外側に位置する部分を内側よりも高濃度の第2導電型不純物層に形成され、かつこの高濃度の第2導電型不純物層はカーボンを含有している
半導体装置。 - シリコン基板に形成され第1導電型不純物を含むコレクタ層と、
上記コレクタ層を取り囲むように上記基板に形成された絶縁膜からなる分離層と、
上記コレクタ層および上記分離層の上に成長された第2導電型不純物を含むベース層と、
上記ベース層の上に形成されエミッタ開口部を有する絶縁膜と、
上記エミッタ開口部を埋めて形成され第1導電型不純物を含む多結晶半導体からなるエミッタ電極とを備え、
上記コレクタ層およびベース層で上記エミッタ電極より外側に位置する部分を内側よりも高濃度の第2導電型不純物層に形成され、かつ上記高濃度の第2導電型不純物層とエミッタ開口部との間の領域にカーボンを含有している
半導体装置。 - 上記コレクタ層は、Si単一組成を有し、
上記ベース層は、SiGeまたはSiGeC混晶組成を有している
請求項1または請求項2記載の半導体装置。 - 上記コレクタ層または上記ベース層の少なくとも一部にカーボン層を有している
請求項1または請求項2記載の半導体装置。 - 分離層に囲まれたコレクタ層を有する基板の上に、コレクタ層とは導電型が異なる不純物を含むベース層を、上記分離層に跨るようにエピタキシャル成長させる工程(a)と、
上記ベース層の上にエミッタ開口部を有する絶縁膜を形成する工程(b)と、
上記ベース層および上記絶縁膜の上に、第1導電型不純物を含む多結晶層を形成する工程(c)と、
上記多結晶層および上記絶縁層をパターニングしてエミッタ電極を形成する工程(d)と、
上記エミッタ電極およびそのレジストをマスクにして上記基板の表面に垂直な方向から不純物を上記コレクタおよびベース層に注入する工程(e)と、
上記コレクタおよびベース層で上記エミッタ電極より外側に位置する部分を内側よりも高濃度の第2導電型不純物層に形成し、かつこの高濃度の第2導電型不純物層と同じ領域にカーボンを注入する工程(f)とを備えた
半導体装置の製造方法。 - 分離層に囲まれた第1の半導体層を有する基板の上に、コレクタ層とは導電型が異なる不純物を含むベース層を、上記分離層に跨るようにエピタキシャル成長させる工程(a)と、
上記ベース層の上にエミッタ開口部を有する絶縁膜を形成する工程(b)と、
上記多結晶層および上記絶縁層をパターニングしてエミッタ電極を形成する工程(c)と、
上記エミッタ電極およびそのレジストをマスクにして上記基板の表面に垂直な方向から不純物を注入して上記コレクタおよびベース層で上記エミッタ電極より外側に位置する部分を内側よりも高濃度の第2導電型不純物層にする工程(d)と、
上記基板の表面に垂直な方向に対して傾けた方向から上記エミッタ電極の下方位置の上記ベース層にカーボンを複数回に分けて周方向から注入する工程(e)とを備えた
半導体装置の製造方法。 - 上記コレクタ層は、Si単一組成を有しており、
上記工程(a)では、SiGeまたはSiGeC混晶組成を有するベース層を成長させる
請求項5または請求項6記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007088310A true JP2007088310A (ja) | 2007-04-05 |
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Application Number | Title | Priority Date | Filing Date |
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JP2005276960A Pending JP2007088310A (ja) | 2005-09-26 | 2005-09-26 | 半導体装置およびその製造方法 |
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Country | Link |
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