JP2004253722A - バイポーラトランジスタおよびその製造方法 - Google Patents
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Abstract
【課題】バイポーラトランジスタでは、サイドウオールを形成する際、ベース電極が異方性エッチングのエッチングストッパー膜をなるため、ベース電極がエッチングされてしまうこと。
【解決手段】本発明に係るバイポーラトランジスタの製造方法は、
コレクタ層、ベース層、第一の絶縁膜、第二の絶縁膜を堆積させた後、特定のマスクをエミッタの開口部を定義するのに使用し第一の絶縁膜及び第二の絶縁膜を除去し、エミッタの開口部を形成し、
次いで第一の導電型の第三の半導体層によってエミッタ開口部を埋め、異方性エッチングによりエミッタ電極を形成し、
第二の絶縁膜を除去し、
第一の絶縁膜をウエットエッチングにより除去し、
ベース電極を形成し、
コレクタ電極、ベース電極及びエミッタ電極をシリサイド化する工程(J)
とを有する。
【選択図】 図9
【解決手段】本発明に係るバイポーラトランジスタの製造方法は、
コレクタ層、ベース層、第一の絶縁膜、第二の絶縁膜を堆積させた後、特定のマスクをエミッタの開口部を定義するのに使用し第一の絶縁膜及び第二の絶縁膜を除去し、エミッタの開口部を形成し、
次いで第一の導電型の第三の半導体層によってエミッタ開口部を埋め、異方性エッチングによりエミッタ電極を形成し、
第二の絶縁膜を除去し、
第一の絶縁膜をウエットエッチングにより除去し、
ベース電極を形成し、
コレクタ電極、ベース電極及びエミッタ電極をシリサイド化する工程(J)
とを有する。
【選択図】 図9
Description
【0001】
【発明の属する技術分野】
本発明は、縦型構造でエピタキシャルベース層を有するバイポーラトランジスタ及びバイポーラトランジスタと相補型MOSトランジスタを内臓するBiCMOS型の集積回路の高性能化を実現する素子構造及び製造方法に関する。
【0002】
【従来の技術】
近年、電子機器で処理する情報量の増大に伴って、半導体装置に搭載されるバイポーラトランジスタに対して、より高い周波数での動作や、より高速のスイッチング動作が要求されている。このような要求を満たす為に、縦型バイポーラトランジスタが多く用いられている(特許文献1)。例えば縦型バイポーラトランジスタにSi/SiGeのヘテロ接合構造を含ませて200GHzを越える遮断周波数をもつ高速バイポーラトランジスタが実現されている(非特許文献1参照)。
【0003】
縦型バイポーラトランジスタの構造にはシングルポリシリコン構造とダブルポリシリコン構造の2種類の構造がある。その中でもシングルポリシリコン構造は、真性ベースと外部ベースの接続部の寄生抵抗が低減できベース抵抗を低減することができる。また、ダブルポリシリコン構造に比べシンプルな構造であるため工程数を大幅に削減することができる。従ってシングルポリシリコン構造を有する縦型バイポーラトランジスタは、高い周波数での動作ができ、製造コストを削減できるバイポーラトランジスタとして注目されている(特許文献2)。
【0004】
図1に従来のシングルポリシリコン構造を有するバイポーラトランジスタの構造を示す。従来の縦型バイポーラトランジスタでは、真性ベース及び外部ベースが非選択エピタキシャル成長により成膜され、エミッタ引出し電極(エミッタ電極)は1層のポリシリコン膜で構成された構造となっている。
【0005】
図2(A)〜(J)は上記バイポーラトランジスタの製造方法を示す。まず、図2(A)に示すようにP型のシリコン基板上にイオン注入法、エピタキシャル成長法により深さ1μm程度のN型埋め込み拡散層を形成する。
【0006】
次に、図2(B)に示すように素子分離として、酸化シリコンが埋め込まれたシャロートレンチ分離(STI)とアンドープポリシリコン膜及びこれを取り囲むシリコン酸化膜により構成されるディ−プトレンチ分離(DTI)とが設けられている。STIの深さは0.25μm〜0.4μm程度、DTIの深さは2μm〜4μm程度である。また、コレクタ層はトレンチにより挟まれる部分に形成され、コレクタ電極とコンタクトするために燐などをイオン注入することによりN+コレクタ引出し層が設けられている。
【0007】
次に、図2(C)に示すようにシリコン基板上には厚さ約30〜50nmの例えばTEOS膜のような第一の堆積酸化膜、厚さ約50〜100nm程度の例えばアンドープPolySi層のような第一の半導体層を堆積させる。これらの堆積膜をリソグラフィー技術、異方性ドライエッチング技術及びウエットエッチング技術によりパターニングして、ベース層(エピタキシャル成長)開口部を形成する。
【0008】
次に、図2(D)に示すようにSi基板上のコレクタ開口部にはベース層を非選択的にエピタキシャル成長する。この時Si基板上では、単結晶構造を有しているが、STI上では多結晶構造となっている。ここでベース層としては例えばSiGe膜が用いられ、ベース層の膜構造としては、例えばN型Si層上に厚さ20〜40nm程度で、Ge組成が10%〜20%程度のアンドープSiGe層(I−SiGe層)、P型に不純物がドープされた厚さ20〜40nm程度のp−SiGe層と厚さ10〜30nm程度のSiキャップ層により構成されている。ここでp−SiGe層はGe組成をSi基板側からSiキャップ方向に傾斜させたプロファイル(傾斜ベース層)を用いることによりさらに高周波特性を向上できることで知られている。そしてベース層の上には厚さ20〜50nm程度の例えばTEOS膜のような第二の堆積酸化膜が設けられている。さらにこの絶縁膜の上には厚さ20〜100nm程度の例えばPolySi膜のような第二の半導体層を堆積する。
【0009】
次に図3(E)に示すようにエミッタ開口部を形成するため、ベース層上部にある第二の半導体層(PolySi膜)をリソグラフィー技術によりパターニングし異方性ドライエッチングする。その後レジストを除去し、第二の半導体層(PolySi膜)をマスクとしウエットエッチングにより第二の堆積酸化膜(TEOS膜)を除去し、エミッタ開口部を形成する。
【0010】
次に図3(F)に示すようにエミッタ電極を形成するために厚さ100〜400nm程度のN型にドープされた第三の半導体層(PolySi膜)堆積させ、エミッタ開口部を埋める。そして、リソグラフィー技術によりパターニングし異方性ドライエッチングによりN型の第三の半導体層(PolySi膜)を除去し、エミッタ電極を形成する。エミッタ電極の外方(外部ベース上)にある第二の堆積酸化膜(TEOS膜)は、ウエットエッチングにより除去する。このためエッチングダメージのない外部ベースを形成することができる。
【0011】
次に図3(G)に示すようにベース電極を形成するためにリソグラフィー技術によりパターニングし異方性ドライエッチングすることにより第一の堆積酸化膜、第一の半導体層、第二の堆積酸化膜及び第二の半導体層を除去しベース電極を形成する。
【0012】
次に図3(H)に示すようにエミッタ電極とベース電極間を絶縁するためエミッタ電極側壁にサイドウオールを形成するために厚さ100〜200nm程度の例えばTEOS膜のような第三の堆積酸化膜を堆積させる。
【0013】
次に図4(I)に示すように第三の堆積酸化膜(TEOS膜)を異方性エッチング処理によりサイドウオールを形成する。そしてウエハ上に例えばコバルトのような金属を堆積させ、反応させコレクタ引出し層、ベース電極及びエミッタ電極表面にシリサイド層を形成する。
【0014】
次に図4(J)に示すようにウエハ上に例えばBPSG(Boron Phosphorus Silicate Glass)のような層間絶縁膜により覆われており、各電極上には接続孔(コンタクトホール)が形成されている。そして、この各接続孔を埋めるWプラグと各Wプラグに接続されて、層間絶縁膜上に延びる金属配線とが形成されている。
【0015】
【特許文献1】
特開平7−231043号公報
【特許文献2】
特開平11−354537号公報
【非特許文献1】
B. Jagannathan, M. Khater, F. Pagette, J. −S. Rieh, D. Angell, H. Chen, L. Florkey, D. R. Greenberg, R. Groves, S. J. Jeng, J. Johnson, E. Mengistu, K. T. Schonenberg, C. M. Schnabel, P. Smith, A. Stricker, D. Ahlgren, G. Freeman, K. Stein, and S. Subbanna, ’Self−Aligned SiGe NPN Transistors With 285 GHz fmax and 207 GHz ft in a Manufacturable Technology’, IEEE Electron Device Letters, vol. 23, NO. 5, May, 2002
【0016】
【発明が解決しようとする課題】
しかしながら、上記バイポーラトランジスタでは、上記サイドウオールを形成する際、ベース電極が異方性エッチングのエッチングストッパー膜をなるため、ベース電極がエッチングされるという問題がある。図5には外部ベース部膜厚(ここではPolySi膜)とシート抵抗の関係を示す。縦軸は外部ベースの膜厚が十分に厚い場合のシート抵抗で規格化した値である。図3によるとシート抵抗は外部ベースの膜厚が30nm以下になると急激に上昇するため、30nm以上確保する必要がある。しかしながら外部ベースは、ベース層を非選択エピタキシャル成長によって堆積する際に堆積されるため、外部ベース層膜厚を厚膜化するとベース層膜厚も厚く設定する必要があり、高周波特性を劣化させることになる。このため外部ベースのエッチング量を抑制しなければならない。
【0017】
また、バイポーラトランジスタの最大発振周波数(Fmax)を向上させるためには、ベース抵抗(Rb)を低減することが重要となる。ベース抵抗の抵抗成分の中に外部ベース部の抵抗成分がある。この外部ベース部の抵抗成分に中にはサイドウオール下部の抵抗成分があり、サイドウオール下部はシリサイド化されないため(PolySiの方がシリサイドよりも抵抗が高いため)、Rbを上昇させている。このためサイドウオール幅を小さくしRbを低減する必要がある。
【0018】
さらに、従来の同一基板上にCMOSトランジスタとバイポーラトランジスタを形成するBiCMOS型の集積回路を形成する場合(CMOS形成後にバイポーラトランジスタを形成)においては、シリサイド領域を定義する際バイポーラトランジスタ部のサイドウオールをも同時に形成する為、異方性エッチングによりシリサイド領域上の絶縁膜を除去する必要がある。このため、図6に示すようにCMOS部のサイドウオール幅が従来のCMOSより広くなる。そして、CMOS部のソース/ドレイン領域のコンタクトホールのマージンが小さくなり、セルサイズを縮小することができないという問題がある。
【0019】
【課題を解決するための手段】
上記課題を解決するために本発明のバイポーラトランジスタは、半導体基板上に設けられ、第一の導電型のコレクタとして機能する第1の半導体層と、上記第一の半導体層の上に設けられ、第二の導電型のベースとして機能する第二の半導体層と、上記第二の半導体層の上に設けられた下敷き第一の絶縁膜と、上記第一の絶縁膜の上にもうけられた下敷き第二の絶縁膜と、上記第一の絶縁膜と第二の絶縁膜に設けられ、第二の半導体層に達する開口部と第一の導電型の材料により構成され、上記下敷き絶縁膜の開口部を埋めて上記第三の半導体層に接触するエミッタ引出し電極とを備えたバイポーラトランジスタにおいて、外因性ベース及びエミッタ電極表面はシリサイド化されており、エミッタ電極側壁にサイドウオールが形成されていないバイポーラトランジスタである。
【0020】
本発明によれば、電極をシリサイドする際、ベース電極とエミッタ電極は下敷き絶縁膜(第一の絶縁膜、第二の絶縁膜)があるため電気的にショートすることがなく形成することができる。このため、本発明のバイポーラトランジスタではサイドウオールを形成する必要がなくなる。そして、真性ベースとベース電極間のシリサイド領域が増える(高抵抗成分であるPolySi(Ge)領域が減少する)ため、Rbを低減することを可能とする。
【0021】
さらに、BiCMOS型の集積回路を形成する場合においては、バイポーラトランジスタにサイドウオールを形成する必要がなくなるためCMOS部のサイドウオールを通常のCMOS型の集積回路と同程度の厚みにすることが可能となりCMOS部のソース/ドレイン領域のコンタクトホールとのマージン不足を解消することができる。
【0022】
本発明のバイポーラトランジスタの製造方法は、半導体層上に第1の導電型のコレクタ層となる第一の半導体層を形成する工程(A)と、上記第一の半導体層上に非選択エピタキシャル成長により第2の導電型のベース層となる第二の半導体層を堆積する工程(B)と、上記第二の半導体層の上に第一の絶縁膜を堆積させる工程(C)と、上記第一の絶縁膜上に第二の絶縁膜を堆積させる工程(D)と、上記工程(D)の後、特定のマスクをエミッタの開口部を定義するのに使用し上記第一の絶縁膜及び第二の絶縁膜を除去し、エミッタの開口部を形成する工程(E)と、上記工程(E)の後、第一の導電型の第三の半導体層によってエミッタ開口部を埋め、異方性エッチングによりエミッタ電極を形成する工程(F)と、上記工程(F)の後、第二の絶縁膜を除去する工程(G)と、上記工程(G)の後、第一の絶縁膜をウエットエッチングにより除去する工程(H)と、上記工程(H)の後、ベース電極を形成する工程(I)と、上記工程(I)の後、コレクタ電極、ベース電極及びエミッタ電極をシリサイド化する工程(J)とを含むことを特徴とするバイポーラトランジスタの製造方法である。
【0023】
この方法により、サイドウオールを形成しないため、ベース電極のPolySi(Ge)膜のエッチング量を低減することができる。従って、Rbの上昇を抑え、且つ容易なプロセスで高速動作が可能なバイポーラトランジスタを製造することを可能とする。
【0024】
【発明の実施の形態】
(実施例1)
以下、図面を参照しながら、本発明の実施例について詳細に説明する。本実施例ではエピタキシャルベース層にSiGe、エミッタ電極にPolySiを用いたヘテロバイポーラトランジスタ(HBT)における実施例を示す。図7に本発明のシングルポリシリコン構造を有するSiGe−HBTの断面構造を示す。
【0025】
図7に示すように、Si基板のコレクタ埋め込み層の上にはSiエピタキシャル層が設けられており、このSiエピタキシャル層には活性領域を区画するためのSTIとSTIよりさらに下方にDTIが設けられている。このコレクタ層の上方にはエピタキシャル成長によって形成されたGe組成が15〜30%で厚み30〜150nm程度のP型に不純物ドープされた傾斜Ge組成SiGeベース層が設けられている。SiGeベース層上には厚み30nmのTEOS膜と厚み70nmのBPSG膜の下敷き酸化膜が設けられており、SiGeベース層を露出させるエミッタ開口部が設けられている。エミッタ開口部及び下敷き酸化膜を埋めて下敷き酸化膜上に延びるエミッタ電極が設けられている。そして、SiGeベース層のうちエミッタ開口部直下が真性ベース部であり、エミッタ電極の外方に位置する領域には、イオン注入によりP型不純物であるボロンがドープされた外部ベースが形成されている。エミッタ電極、ベース電極及びコレクタ電極の表面は低抵抗化するためシリサイド化されている。本実施例のHBTでは下敷き酸化膜(TEOS膜、BPSG膜)によりエミッタ電極とベース電極が絶縁されていることが特徴である。
【0026】
さらに、ウエハ上には、BPSG膜からなる層間絶縁膜が設けられている。層間絶縁膜にはエミッタ電極、ベース電極、コレクタ電極にそれぞれ到達するコンタクトホールが設けられており、各コンタクトホールには、シリサイド層に接触するタングステンプラグが埋め込まれている。また、層間絶縁膜には、各タングステンプラグに接続される金属配線が設けられている。
【0027】
本実施例に係るSiGe−HBTによると、サイドウオールを形成することなく下敷き酸化膜を厚く設定することでベース電極とエミッタ電極間を絶縁することができる。真性ベースとベース電極間のシリサイド領域が増える(高抵抗成分であるPolySi(Ge)領域が減少する)ため、この領域の抵抗成分を従来に比べ約1/5程度に低減する。その結果、Rbを従来に比べ約7〜10%程度小さくなるので、HBTの最大発振周波数fmaxの向上を図ることができる。
【0028】
次に本実施形態のSiGe−HBTの製造方法について説明する。図8(A)〜図10(K)は、本実施形態のSiGe−HBTの製造工程を示す断面図である。
【0029】
まず、図8(A)に示すようにP型のシリコン基板上に例えば燐のようなN型不純物をイオン注入法により注入し埋め込み層を形成した後、エピタキシャル成長法によりSiエピタキシャル成長を形成し深さ1μm程度のN型埋め込み拡散層を形成される。
【0030】
次に、図8(B)に示すように素子分離として、酸化シリコンが埋め込まれたSTIとアンドープポリシリコン膜及びこれを取り囲むシリコン酸化膜により構成されるDTIとが設けられている。STIの深さは0.25μm〜0.4μm程度、DTIの深さは2μm〜4μm程度である。また、コレクタ層はトレンチにより挟まれる部分に形成され、コレクタ電極とコンタクトするために燐などをイオン注入することによりN+コレクタ引出し層が設けられている。
【0031】
次に、図8(C)に示すようにシリコン基板上には厚さ約30〜50nmのTEOS膜(第1の絶縁膜)、厚さ約50〜100nm程度のアンドープポリシリコン層(第一の半導体層)を堆積させる。これらの堆積膜をリソグラフィー技術、異方性ドライエッチング技術及びウエットエッチング技術によりパターニングして、ベース層(エピタキシャル成長)開口部を形成する。
【0032】
次に、図8(D)に示すようにSi基板上のコレクタ開口部にはSiGeベース層を非選択的にエピタキシャル成長する。この時Si基板上では、単結晶構造を有しているが、STI上では多結晶構造となっている。ここでSiGeベース層の膜構造は、N型Si層上に厚さ20〜40nm程度で、Ge組成が10%〜20%程度のアンドープSiGe層(I−SiGe層)、P型に不純物がドープされた厚さ20〜40nm程度のp−SiGe層と厚さ10〜30nm程度のSiキャップ層により構成されている。ここでp−SiGe層はGe組成をSi基板側からSiキャップ方向に傾斜させたプロファイルを用いることによりさらに高周波特性を向上できることで知られている。そしてSiGeベース層の上には厚さ20nm程度のTEOS膜の(第二の絶縁膜)が設けられている。さらにTEOS膜の上には厚さ80nm程度のBPSG膜(第三の絶縁膜)が設けられている。
【0033】
次に図9(E)に示すようにエミッタ開口部を形成するため、SiGeベース層上部にBPSG膜をリソグラフィー技術によりパターニングし異方性ドライエッチングする。使用するガスとしては例えばCF4、CHF3及びCOを使用し、ガス流量やバイアスを調整することにより下地TEOS膜との選択比が5程度実現できる。
【0034】
次に図9(F)に示すようにBPSG膜をマスクとしウエットエッチングによりTEOS膜を除去することによりエミッタ開口部を形成する。ウエットエッチングの薬液としてはフッ酸を用い、濃度を調節することによりTEOS膜のエッチングレートに比べ1/10以下に設定することができる。このため、エミッタ幅が広がることなく微細なエミッタを実現することが可能となる。またTEOS膜をウエットエッチングにより除去するためSiGeベース層へダメージを与えることはない。
【0035】
次に図9(G)に示すようにエミッタを形成するためにN型にドープされたポリシリコンを厚さ200〜400nm程度堆積させ、エミッタ開口部を埋める。
【0036】
次に図9(H)に示すようにリソグラフィーによりパターニングを行い、ドライエッチングによりN型ポリシリコン膜の除去を行い、エミッタ電極を形成する。
【0037】
次に図10(I)に示すようにエミッタ電極の外方にあるBPSG膜の除去は、下地TEOS膜をストッパー膜としドライエッチングにより除去する。ウエットエッチングで除去することによりエッチングダメージのない外部ベースを形成することができる。そして、リソグラフィーによりパターニングを行い、ドライエッチングによりベース電極を形成する。
【0038】
次に図10(J)に示すようにウエハ上に例えばコバルト(Co)やチタン(Ti)やニッケル(Ni)のような金属を堆積させ、Siと反応させシリサイド層を形成する。絶縁膜上ではシリサイド化されないため、本発明のHBTではエミッタ電極とベース電極は絶縁されたままとなる。
【0039】
次に図10(K)に示すようにウエハ上には、BPSG膜からなる層間絶縁膜を形成する。層間絶縁膜にはエミッタ電極、ベース電極、コレクタ電極にそれぞれ到達するコンタクトホールが形成されており、各接続孔には、シリサイド層に接触するタングステンプラグが埋め込まれている。また、層間絶縁膜には、各タングステンプラグに接続される金属配線が形成されている。これにより本実施例のSiGe−HBTを形成することができる。
【0040】
本実施形態の製造方法によれば、下敷き酸化膜の膜構成及び膜厚を制御することで、エミッタ電極側壁にサイドウオールを形成することなくエミッタ‐ベース間のショートを防ぐことができる。さらに、外部ベース部の抵抗成分を小さくすることができるためにRbを低減することができる。従って、本発明によれば他の特性を劣化させることなく最大発振周波数fmaxの高い、HBTを容易に製造することができる。
【0041】
(実施例2)
以下、図面を参照しながら、本発明の第2の実施例について詳細に説明する。本実施例ではSiGe−BiCMOS集積回路における実施例を示す。図16に本発明のSiGe−BiCMOS断面構造を示す。本実施形態のSiGe−BiCMOSは実施例1に記載のSiGe−HBTと従来のCMOSトランジスタで構成されている。ここではPNP型のバイポーラトランジスタ、バリアブルキャパシタ、抵抗素子、MIM容量、インダクターなどの受動素子は省略している。
【0042】
本実施形態のSiGe−BiCMOSの製造方法について説明する。図11(A)〜図15(J)は、本実施形態のSiGe−BiCMOSの製造工程を示す断面図である。
【0043】
まず、図11(A)に示すようにP型Si基板上に例えば燐のようなN型不純物をイオン注入法により注入し埋め込み層を形成した後、エピタキシャル成長法によりSiエピタキシャル成長を形成し深さ1μm程度のN型埋め込み拡散層を形成する。
【0044】
次に、図11(B)に示すように素子分離として、酸化シリコンが埋め込まれたSTIとアンドープポリシリコン膜及びこれを取り囲むシリコン酸化膜により構成されるDTIとが設けられている。STIの深さは0.25μm〜0.4μm程度、DTIの深さは2μm〜4μm程度である。また、コレクタ層はトレンチにより挟まれる部分に形成されている。
【0045】
次に図12(C)に示すようにコレクタ電極とコンタクトするために燐などをイオン注入することによりN+コレクタ引出し層が設けられている。リソグラフィーを用いてNチャネルMOSトランジスタ形成領域を開口したレジストをマスクに、ボロンのイオンを注入した後、酸素プラズマアッシングを用いてレジストを除去する。続いてフォトリソグラフィーを用いてPチャネルMOSトランジスタ形成領域を開口したレジストをマスクに、燐のイオンを注入した後、酸素プラズマアッシングを用いてレジストを除去する。そして、熱処理を行って、N+コレクタ引出し層、P型のウェルおよびN型のウェルを形成する。
【0046】
次に、図12(D)に示すようにゲート酸化膜を形成する。本実施例では記載していないが、BiCMOS回路では入出力回路と内部回路で閾値電圧の異なるMOSトランジスタが必要となる。このような場合、フォトリソグラフィーを用いて入出力回路用のMOSトランジスタ領域にレジストを残し、続いてBHFによるウエットエッチングをした後、レジストを除去することで、入出力回路用のMOSトランジスタ領域にゲート酸化膜を残し、例えばRTP法のような方法で薄膜のゲート酸窒化膜を成長させ2種類の閾値電圧の異なるMOSトランジスタを形成する。そして200nm程度のアンドープポリシリコン膜を減圧CVD法で堆積させる。
【0047】
次に、図13(E)に示すようにフォトリソグラフィーを用いてNチャネルMOSトランジスタ形成領域を開口したレジストをマスクに、ドーズ量が5×1015cm−2程度、加速エネルギーが10〜15keVで燐をイオン注入した後、N型のゲートポリシリコン膜を形成する。そしてフォトリソグラフィーを用いてPチャネルMOSトランジスタ形成領域を開口すると同時にHBT形成領域を開口したレジストをマスクにドーズ量が3×1015cm−2程度、加速エネルギーが5keVでボロンをイオン注入した後、P型のポリシリコン膜を形成する。
【0048】
次に、図13(F)に示すようにフォトリソグラフィーによりゲートポリシリコン電極を形成する領域にレジストを残し、このレジストをマスクにして前記ポリシリコン膜を異方性エッチングした後、NチャネルMOSトランジスタのゲート電極およびPチャネルMOSトランジスタのゲート電極を形成する。
【0049】
次に、図14(G)に示すようにフォトリソグラフィーとイオン注入を用いて、NチャネルMOSトランジスタにライトドープドドレイン(LDD)層を、PチャネルMOSトランジスタにLDD層を形成した後、100nm程度の酸化膜を減圧CVD法で堆積させる。そして、前記酸化膜を異方性エッチングしMOSトランジスタのゲート電極側壁にサイドウォールを形成する。続いて、フォトリソグラフィーとイオン注入を用いて、NチャネルMOSトランジスタのソース層およびドレイン層を、PチャネルMOSトランジスタのソース層およびドレイン層を形成し、続いて例えば温度が1000℃程度、時間が10〜15秒程度の熱処理をして前記ソース層およびドレイン層を活性化させる。
【0050】
次に、図14(H)に示すように実施例1で記載した製造方法によりSiGe−HBTを形成する。HBTの製造方法はここでは省略する(図9(H)〜図10(I)を参照)。
【0051】
次に図15(I)に示すようにウエハ上に例えばCoやTiやNiのような金属を堆積させ、Siと反応させシリサイド層を形成する。絶縁膜上ではシリサイド化されないため、本発明のHBTではエミッタ電極とベース電極は絶縁されたままである。
【0052】
次に図15(J)に示すようにウエハ上には、BPSG膜からなる層間絶縁膜を形成する。層間絶縁膜にはエミッタ電極、ベース電極、コレクタ電極にそれぞれ到達するコンタクトホールが形成されており、各コンタクトホールには、シリサイド層に接触するタングステンプラグが埋め込まれている。また、層間絶縁膜には、各タングステンプラグに接続される金属配線が形成されている。これにより本実施例のSiGe−BiCMOSを形成することができる。
【0053】
本実施形態の製造方法によれば、下敷き酸化膜の膜構成及び膜厚を制御することで、エミッタ電極側壁にサイドウオールを形成することなくエミッタ‐ベース間のショートを防ぐことができる。さらに、外部ベース部の抵抗成分を小さくすることができるためにRbを低減することができる。従って、本発明によれば他の特性を劣化させることなく最大発振周波数fmaxの高い、HBTを容易に製造することができる。
【0054】
さらに、従来のBiCMOSの製造方法ではベース電極形成後にエミッタ‐ベース電極間を絶縁するため、サイドウオールを形成する。このとき外部ベースとして機能するPolySi(Ge)膜をエッチングストッパー膜とし酸化膜を異方性エッチングするためPolySi(Ge)膜がエッチングされ、Rbが上昇する可能性があった。しかしながら、本実施形態に記載の製造方法ではサイドウオールを形成する必要がないため、上記課題が生じることを回避することができる。
【0055】
また、サイドウオールを形成する必要がないため、CMOS部のサイドウオール幅が従来のCMOSプロセスと同程度に設定することができるため、CMOS部のソース/ドレインとコンタクトホールのマージンが減少するという問題も解決することができる。
(その他の実施形態)
本実施例では、下敷き酸化膜である第一の絶縁膜にTEOS膜、第二の絶縁膜にBPSG膜を適応した例を説明したが、第二の絶縁膜が第一の絶縁膜に対してドライエッチングとウエットエッチングで選択比が3以上確保できる絶縁材料であれば同様の効果が得られることは言うまでもない。
【0056】
また、本実施例では、バルク基板上にバイポーラトランジスタを製造する方法について示したが、バルク基板を用いず、SOI基板を用いた場合にも同様の効果が得られることは言うまでもない。
【0057】
また、本実施例では、NPN型のバイポーラトランジスタに適応した例を説明したが、不純物の種類を変更することによりPNP型のHBTにも適応することができることは言うまでもない。
【0058】
【発明の効果】
以上説明したように、本発明のバイポーラトランジスタ及びその製造方法によれば、容易なプロセスでバイポーラトランジスタのサイドウオールを形成せずにRbを低減し、高周波特性を向上することができる。さらに、本発明を同一基板上にMOSとバイポーラトランジスタを形成するBiCMOS集積回路に適応すれば、MOS部のマージンを拡大でき、外部ベースの加工ダメージを抑制したBiCMOS集積回路を実現することができる。
【図面の簡単な説明】
【図1】従来の縦型バイポーラトランジスタの断面構造を示す図
【図2】従来の縦型バイポーラトランジスタの製造方法を示す図
【図3】従来の縦型バイポーラトランジスタの製造方法を示す図
【図4】従来の縦型バイポーラトランジスタの製造方法を示す図
【図5】外部ベースPolySi膜厚とシート抵抗の相関関係を示す図
【図6】従来のBiCMOSプロセスにおけるCMOS部のマージンを示す図
【図7】第1の実施の形態の縦型バイポーラトランジスタ断面構造を示す図
【図8】第1の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図9】第1の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図10】第1の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図11】第2の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図12】第2の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図13】第2の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図14】第2の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図15】第2の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図16】第2の実施の形態のSiGe−BiCMOS断面図
【発明の属する技術分野】
本発明は、縦型構造でエピタキシャルベース層を有するバイポーラトランジスタ及びバイポーラトランジスタと相補型MOSトランジスタを内臓するBiCMOS型の集積回路の高性能化を実現する素子構造及び製造方法に関する。
【0002】
【従来の技術】
近年、電子機器で処理する情報量の増大に伴って、半導体装置に搭載されるバイポーラトランジスタに対して、より高い周波数での動作や、より高速のスイッチング動作が要求されている。このような要求を満たす為に、縦型バイポーラトランジスタが多く用いられている(特許文献1)。例えば縦型バイポーラトランジスタにSi/SiGeのヘテロ接合構造を含ませて200GHzを越える遮断周波数をもつ高速バイポーラトランジスタが実現されている(非特許文献1参照)。
【0003】
縦型バイポーラトランジスタの構造にはシングルポリシリコン構造とダブルポリシリコン構造の2種類の構造がある。その中でもシングルポリシリコン構造は、真性ベースと外部ベースの接続部の寄生抵抗が低減できベース抵抗を低減することができる。また、ダブルポリシリコン構造に比べシンプルな構造であるため工程数を大幅に削減することができる。従ってシングルポリシリコン構造を有する縦型バイポーラトランジスタは、高い周波数での動作ができ、製造コストを削減できるバイポーラトランジスタとして注目されている(特許文献2)。
【0004】
図1に従来のシングルポリシリコン構造を有するバイポーラトランジスタの構造を示す。従来の縦型バイポーラトランジスタでは、真性ベース及び外部ベースが非選択エピタキシャル成長により成膜され、エミッタ引出し電極(エミッタ電極)は1層のポリシリコン膜で構成された構造となっている。
【0005】
図2(A)〜(J)は上記バイポーラトランジスタの製造方法を示す。まず、図2(A)に示すようにP型のシリコン基板上にイオン注入法、エピタキシャル成長法により深さ1μm程度のN型埋め込み拡散層を形成する。
【0006】
次に、図2(B)に示すように素子分離として、酸化シリコンが埋め込まれたシャロートレンチ分離(STI)とアンドープポリシリコン膜及びこれを取り囲むシリコン酸化膜により構成されるディ−プトレンチ分離(DTI)とが設けられている。STIの深さは0.25μm〜0.4μm程度、DTIの深さは2μm〜4μm程度である。また、コレクタ層はトレンチにより挟まれる部分に形成され、コレクタ電極とコンタクトするために燐などをイオン注入することによりN+コレクタ引出し層が設けられている。
【0007】
次に、図2(C)に示すようにシリコン基板上には厚さ約30〜50nmの例えばTEOS膜のような第一の堆積酸化膜、厚さ約50〜100nm程度の例えばアンドープPolySi層のような第一の半導体層を堆積させる。これらの堆積膜をリソグラフィー技術、異方性ドライエッチング技術及びウエットエッチング技術によりパターニングして、ベース層(エピタキシャル成長)開口部を形成する。
【0008】
次に、図2(D)に示すようにSi基板上のコレクタ開口部にはベース層を非選択的にエピタキシャル成長する。この時Si基板上では、単結晶構造を有しているが、STI上では多結晶構造となっている。ここでベース層としては例えばSiGe膜が用いられ、ベース層の膜構造としては、例えばN型Si層上に厚さ20〜40nm程度で、Ge組成が10%〜20%程度のアンドープSiGe層(I−SiGe層)、P型に不純物がドープされた厚さ20〜40nm程度のp−SiGe層と厚さ10〜30nm程度のSiキャップ層により構成されている。ここでp−SiGe層はGe組成をSi基板側からSiキャップ方向に傾斜させたプロファイル(傾斜ベース層)を用いることによりさらに高周波特性を向上できることで知られている。そしてベース層の上には厚さ20〜50nm程度の例えばTEOS膜のような第二の堆積酸化膜が設けられている。さらにこの絶縁膜の上には厚さ20〜100nm程度の例えばPolySi膜のような第二の半導体層を堆積する。
【0009】
次に図3(E)に示すようにエミッタ開口部を形成するため、ベース層上部にある第二の半導体層(PolySi膜)をリソグラフィー技術によりパターニングし異方性ドライエッチングする。その後レジストを除去し、第二の半導体層(PolySi膜)をマスクとしウエットエッチングにより第二の堆積酸化膜(TEOS膜)を除去し、エミッタ開口部を形成する。
【0010】
次に図3(F)に示すようにエミッタ電極を形成するために厚さ100〜400nm程度のN型にドープされた第三の半導体層(PolySi膜)堆積させ、エミッタ開口部を埋める。そして、リソグラフィー技術によりパターニングし異方性ドライエッチングによりN型の第三の半導体層(PolySi膜)を除去し、エミッタ電極を形成する。エミッタ電極の外方(外部ベース上)にある第二の堆積酸化膜(TEOS膜)は、ウエットエッチングにより除去する。このためエッチングダメージのない外部ベースを形成することができる。
【0011】
次に図3(G)に示すようにベース電極を形成するためにリソグラフィー技術によりパターニングし異方性ドライエッチングすることにより第一の堆積酸化膜、第一の半導体層、第二の堆積酸化膜及び第二の半導体層を除去しベース電極を形成する。
【0012】
次に図3(H)に示すようにエミッタ電極とベース電極間を絶縁するためエミッタ電極側壁にサイドウオールを形成するために厚さ100〜200nm程度の例えばTEOS膜のような第三の堆積酸化膜を堆積させる。
【0013】
次に図4(I)に示すように第三の堆積酸化膜(TEOS膜)を異方性エッチング処理によりサイドウオールを形成する。そしてウエハ上に例えばコバルトのような金属を堆積させ、反応させコレクタ引出し層、ベース電極及びエミッタ電極表面にシリサイド層を形成する。
【0014】
次に図4(J)に示すようにウエハ上に例えばBPSG(Boron Phosphorus Silicate Glass)のような層間絶縁膜により覆われており、各電極上には接続孔(コンタクトホール)が形成されている。そして、この各接続孔を埋めるWプラグと各Wプラグに接続されて、層間絶縁膜上に延びる金属配線とが形成されている。
【0015】
【特許文献1】
特開平7−231043号公報
【特許文献2】
特開平11−354537号公報
【非特許文献1】
B. Jagannathan, M. Khater, F. Pagette, J. −S. Rieh, D. Angell, H. Chen, L. Florkey, D. R. Greenberg, R. Groves, S. J. Jeng, J. Johnson, E. Mengistu, K. T. Schonenberg, C. M. Schnabel, P. Smith, A. Stricker, D. Ahlgren, G. Freeman, K. Stein, and S. Subbanna, ’Self−Aligned SiGe NPN Transistors With 285 GHz fmax and 207 GHz ft in a Manufacturable Technology’, IEEE Electron Device Letters, vol. 23, NO. 5, May, 2002
【0016】
【発明が解決しようとする課題】
しかしながら、上記バイポーラトランジスタでは、上記サイドウオールを形成する際、ベース電極が異方性エッチングのエッチングストッパー膜をなるため、ベース電極がエッチングされるという問題がある。図5には外部ベース部膜厚(ここではPolySi膜)とシート抵抗の関係を示す。縦軸は外部ベースの膜厚が十分に厚い場合のシート抵抗で規格化した値である。図3によるとシート抵抗は外部ベースの膜厚が30nm以下になると急激に上昇するため、30nm以上確保する必要がある。しかしながら外部ベースは、ベース層を非選択エピタキシャル成長によって堆積する際に堆積されるため、外部ベース層膜厚を厚膜化するとベース層膜厚も厚く設定する必要があり、高周波特性を劣化させることになる。このため外部ベースのエッチング量を抑制しなければならない。
【0017】
また、バイポーラトランジスタの最大発振周波数(Fmax)を向上させるためには、ベース抵抗(Rb)を低減することが重要となる。ベース抵抗の抵抗成分の中に外部ベース部の抵抗成分がある。この外部ベース部の抵抗成分に中にはサイドウオール下部の抵抗成分があり、サイドウオール下部はシリサイド化されないため(PolySiの方がシリサイドよりも抵抗が高いため)、Rbを上昇させている。このためサイドウオール幅を小さくしRbを低減する必要がある。
【0018】
さらに、従来の同一基板上にCMOSトランジスタとバイポーラトランジスタを形成するBiCMOS型の集積回路を形成する場合(CMOS形成後にバイポーラトランジスタを形成)においては、シリサイド領域を定義する際バイポーラトランジスタ部のサイドウオールをも同時に形成する為、異方性エッチングによりシリサイド領域上の絶縁膜を除去する必要がある。このため、図6に示すようにCMOS部のサイドウオール幅が従来のCMOSより広くなる。そして、CMOS部のソース/ドレイン領域のコンタクトホールのマージンが小さくなり、セルサイズを縮小することができないという問題がある。
【0019】
【課題を解決するための手段】
上記課題を解決するために本発明のバイポーラトランジスタは、半導体基板上に設けられ、第一の導電型のコレクタとして機能する第1の半導体層と、上記第一の半導体層の上に設けられ、第二の導電型のベースとして機能する第二の半導体層と、上記第二の半導体層の上に設けられた下敷き第一の絶縁膜と、上記第一の絶縁膜の上にもうけられた下敷き第二の絶縁膜と、上記第一の絶縁膜と第二の絶縁膜に設けられ、第二の半導体層に達する開口部と第一の導電型の材料により構成され、上記下敷き絶縁膜の開口部を埋めて上記第三の半導体層に接触するエミッタ引出し電極とを備えたバイポーラトランジスタにおいて、外因性ベース及びエミッタ電極表面はシリサイド化されており、エミッタ電極側壁にサイドウオールが形成されていないバイポーラトランジスタである。
【0020】
本発明によれば、電極をシリサイドする際、ベース電極とエミッタ電極は下敷き絶縁膜(第一の絶縁膜、第二の絶縁膜)があるため電気的にショートすることがなく形成することができる。このため、本発明のバイポーラトランジスタではサイドウオールを形成する必要がなくなる。そして、真性ベースとベース電極間のシリサイド領域が増える(高抵抗成分であるPolySi(Ge)領域が減少する)ため、Rbを低減することを可能とする。
【0021】
さらに、BiCMOS型の集積回路を形成する場合においては、バイポーラトランジスタにサイドウオールを形成する必要がなくなるためCMOS部のサイドウオールを通常のCMOS型の集積回路と同程度の厚みにすることが可能となりCMOS部のソース/ドレイン領域のコンタクトホールとのマージン不足を解消することができる。
【0022】
本発明のバイポーラトランジスタの製造方法は、半導体層上に第1の導電型のコレクタ層となる第一の半導体層を形成する工程(A)と、上記第一の半導体層上に非選択エピタキシャル成長により第2の導電型のベース層となる第二の半導体層を堆積する工程(B)と、上記第二の半導体層の上に第一の絶縁膜を堆積させる工程(C)と、上記第一の絶縁膜上に第二の絶縁膜を堆積させる工程(D)と、上記工程(D)の後、特定のマスクをエミッタの開口部を定義するのに使用し上記第一の絶縁膜及び第二の絶縁膜を除去し、エミッタの開口部を形成する工程(E)と、上記工程(E)の後、第一の導電型の第三の半導体層によってエミッタ開口部を埋め、異方性エッチングによりエミッタ電極を形成する工程(F)と、上記工程(F)の後、第二の絶縁膜を除去する工程(G)と、上記工程(G)の後、第一の絶縁膜をウエットエッチングにより除去する工程(H)と、上記工程(H)の後、ベース電極を形成する工程(I)と、上記工程(I)の後、コレクタ電極、ベース電極及びエミッタ電極をシリサイド化する工程(J)とを含むことを特徴とするバイポーラトランジスタの製造方法である。
【0023】
この方法により、サイドウオールを形成しないため、ベース電極のPolySi(Ge)膜のエッチング量を低減することができる。従って、Rbの上昇を抑え、且つ容易なプロセスで高速動作が可能なバイポーラトランジスタを製造することを可能とする。
【0024】
【発明の実施の形態】
(実施例1)
以下、図面を参照しながら、本発明の実施例について詳細に説明する。本実施例ではエピタキシャルベース層にSiGe、エミッタ電極にPolySiを用いたヘテロバイポーラトランジスタ(HBT)における実施例を示す。図7に本発明のシングルポリシリコン構造を有するSiGe−HBTの断面構造を示す。
【0025】
図7に示すように、Si基板のコレクタ埋め込み層の上にはSiエピタキシャル層が設けられており、このSiエピタキシャル層には活性領域を区画するためのSTIとSTIよりさらに下方にDTIが設けられている。このコレクタ層の上方にはエピタキシャル成長によって形成されたGe組成が15〜30%で厚み30〜150nm程度のP型に不純物ドープされた傾斜Ge組成SiGeベース層が設けられている。SiGeベース層上には厚み30nmのTEOS膜と厚み70nmのBPSG膜の下敷き酸化膜が設けられており、SiGeベース層を露出させるエミッタ開口部が設けられている。エミッタ開口部及び下敷き酸化膜を埋めて下敷き酸化膜上に延びるエミッタ電極が設けられている。そして、SiGeベース層のうちエミッタ開口部直下が真性ベース部であり、エミッタ電極の外方に位置する領域には、イオン注入によりP型不純物であるボロンがドープされた外部ベースが形成されている。エミッタ電極、ベース電極及びコレクタ電極の表面は低抵抗化するためシリサイド化されている。本実施例のHBTでは下敷き酸化膜(TEOS膜、BPSG膜)によりエミッタ電極とベース電極が絶縁されていることが特徴である。
【0026】
さらに、ウエハ上には、BPSG膜からなる層間絶縁膜が設けられている。層間絶縁膜にはエミッタ電極、ベース電極、コレクタ電極にそれぞれ到達するコンタクトホールが設けられており、各コンタクトホールには、シリサイド層に接触するタングステンプラグが埋め込まれている。また、層間絶縁膜には、各タングステンプラグに接続される金属配線が設けられている。
【0027】
本実施例に係るSiGe−HBTによると、サイドウオールを形成することなく下敷き酸化膜を厚く設定することでベース電極とエミッタ電極間を絶縁することができる。真性ベースとベース電極間のシリサイド領域が増える(高抵抗成分であるPolySi(Ge)領域が減少する)ため、この領域の抵抗成分を従来に比べ約1/5程度に低減する。その結果、Rbを従来に比べ約7〜10%程度小さくなるので、HBTの最大発振周波数fmaxの向上を図ることができる。
【0028】
次に本実施形態のSiGe−HBTの製造方法について説明する。図8(A)〜図10(K)は、本実施形態のSiGe−HBTの製造工程を示す断面図である。
【0029】
まず、図8(A)に示すようにP型のシリコン基板上に例えば燐のようなN型不純物をイオン注入法により注入し埋め込み層を形成した後、エピタキシャル成長法によりSiエピタキシャル成長を形成し深さ1μm程度のN型埋め込み拡散層を形成される。
【0030】
次に、図8(B)に示すように素子分離として、酸化シリコンが埋め込まれたSTIとアンドープポリシリコン膜及びこれを取り囲むシリコン酸化膜により構成されるDTIとが設けられている。STIの深さは0.25μm〜0.4μm程度、DTIの深さは2μm〜4μm程度である。また、コレクタ層はトレンチにより挟まれる部分に形成され、コレクタ電極とコンタクトするために燐などをイオン注入することによりN+コレクタ引出し層が設けられている。
【0031】
次に、図8(C)に示すようにシリコン基板上には厚さ約30〜50nmのTEOS膜(第1の絶縁膜)、厚さ約50〜100nm程度のアンドープポリシリコン層(第一の半導体層)を堆積させる。これらの堆積膜をリソグラフィー技術、異方性ドライエッチング技術及びウエットエッチング技術によりパターニングして、ベース層(エピタキシャル成長)開口部を形成する。
【0032】
次に、図8(D)に示すようにSi基板上のコレクタ開口部にはSiGeベース層を非選択的にエピタキシャル成長する。この時Si基板上では、単結晶構造を有しているが、STI上では多結晶構造となっている。ここでSiGeベース層の膜構造は、N型Si層上に厚さ20〜40nm程度で、Ge組成が10%〜20%程度のアンドープSiGe層(I−SiGe層)、P型に不純物がドープされた厚さ20〜40nm程度のp−SiGe層と厚さ10〜30nm程度のSiキャップ層により構成されている。ここでp−SiGe層はGe組成をSi基板側からSiキャップ方向に傾斜させたプロファイルを用いることによりさらに高周波特性を向上できることで知られている。そしてSiGeベース層の上には厚さ20nm程度のTEOS膜の(第二の絶縁膜)が設けられている。さらにTEOS膜の上には厚さ80nm程度のBPSG膜(第三の絶縁膜)が設けられている。
【0033】
次に図9(E)に示すようにエミッタ開口部を形成するため、SiGeベース層上部にBPSG膜をリソグラフィー技術によりパターニングし異方性ドライエッチングする。使用するガスとしては例えばCF4、CHF3及びCOを使用し、ガス流量やバイアスを調整することにより下地TEOS膜との選択比が5程度実現できる。
【0034】
次に図9(F)に示すようにBPSG膜をマスクとしウエットエッチングによりTEOS膜を除去することによりエミッタ開口部を形成する。ウエットエッチングの薬液としてはフッ酸を用い、濃度を調節することによりTEOS膜のエッチングレートに比べ1/10以下に設定することができる。このため、エミッタ幅が広がることなく微細なエミッタを実現することが可能となる。またTEOS膜をウエットエッチングにより除去するためSiGeベース層へダメージを与えることはない。
【0035】
次に図9(G)に示すようにエミッタを形成するためにN型にドープされたポリシリコンを厚さ200〜400nm程度堆積させ、エミッタ開口部を埋める。
【0036】
次に図9(H)に示すようにリソグラフィーによりパターニングを行い、ドライエッチングによりN型ポリシリコン膜の除去を行い、エミッタ電極を形成する。
【0037】
次に図10(I)に示すようにエミッタ電極の外方にあるBPSG膜の除去は、下地TEOS膜をストッパー膜としドライエッチングにより除去する。ウエットエッチングで除去することによりエッチングダメージのない外部ベースを形成することができる。そして、リソグラフィーによりパターニングを行い、ドライエッチングによりベース電極を形成する。
【0038】
次に図10(J)に示すようにウエハ上に例えばコバルト(Co)やチタン(Ti)やニッケル(Ni)のような金属を堆積させ、Siと反応させシリサイド層を形成する。絶縁膜上ではシリサイド化されないため、本発明のHBTではエミッタ電極とベース電極は絶縁されたままとなる。
【0039】
次に図10(K)に示すようにウエハ上には、BPSG膜からなる層間絶縁膜を形成する。層間絶縁膜にはエミッタ電極、ベース電極、コレクタ電極にそれぞれ到達するコンタクトホールが形成されており、各接続孔には、シリサイド層に接触するタングステンプラグが埋め込まれている。また、層間絶縁膜には、各タングステンプラグに接続される金属配線が形成されている。これにより本実施例のSiGe−HBTを形成することができる。
【0040】
本実施形態の製造方法によれば、下敷き酸化膜の膜構成及び膜厚を制御することで、エミッタ電極側壁にサイドウオールを形成することなくエミッタ‐ベース間のショートを防ぐことができる。さらに、外部ベース部の抵抗成分を小さくすることができるためにRbを低減することができる。従って、本発明によれば他の特性を劣化させることなく最大発振周波数fmaxの高い、HBTを容易に製造することができる。
【0041】
(実施例2)
以下、図面を参照しながら、本発明の第2の実施例について詳細に説明する。本実施例ではSiGe−BiCMOS集積回路における実施例を示す。図16に本発明のSiGe−BiCMOS断面構造を示す。本実施形態のSiGe−BiCMOSは実施例1に記載のSiGe−HBTと従来のCMOSトランジスタで構成されている。ここではPNP型のバイポーラトランジスタ、バリアブルキャパシタ、抵抗素子、MIM容量、インダクターなどの受動素子は省略している。
【0042】
本実施形態のSiGe−BiCMOSの製造方法について説明する。図11(A)〜図15(J)は、本実施形態のSiGe−BiCMOSの製造工程を示す断面図である。
【0043】
まず、図11(A)に示すようにP型Si基板上に例えば燐のようなN型不純物をイオン注入法により注入し埋め込み層を形成した後、エピタキシャル成長法によりSiエピタキシャル成長を形成し深さ1μm程度のN型埋め込み拡散層を形成する。
【0044】
次に、図11(B)に示すように素子分離として、酸化シリコンが埋め込まれたSTIとアンドープポリシリコン膜及びこれを取り囲むシリコン酸化膜により構成されるDTIとが設けられている。STIの深さは0.25μm〜0.4μm程度、DTIの深さは2μm〜4μm程度である。また、コレクタ層はトレンチにより挟まれる部分に形成されている。
【0045】
次に図12(C)に示すようにコレクタ電極とコンタクトするために燐などをイオン注入することによりN+コレクタ引出し層が設けられている。リソグラフィーを用いてNチャネルMOSトランジスタ形成領域を開口したレジストをマスクに、ボロンのイオンを注入した後、酸素プラズマアッシングを用いてレジストを除去する。続いてフォトリソグラフィーを用いてPチャネルMOSトランジスタ形成領域を開口したレジストをマスクに、燐のイオンを注入した後、酸素プラズマアッシングを用いてレジストを除去する。そして、熱処理を行って、N+コレクタ引出し層、P型のウェルおよびN型のウェルを形成する。
【0046】
次に、図12(D)に示すようにゲート酸化膜を形成する。本実施例では記載していないが、BiCMOS回路では入出力回路と内部回路で閾値電圧の異なるMOSトランジスタが必要となる。このような場合、フォトリソグラフィーを用いて入出力回路用のMOSトランジスタ領域にレジストを残し、続いてBHFによるウエットエッチングをした後、レジストを除去することで、入出力回路用のMOSトランジスタ領域にゲート酸化膜を残し、例えばRTP法のような方法で薄膜のゲート酸窒化膜を成長させ2種類の閾値電圧の異なるMOSトランジスタを形成する。そして200nm程度のアンドープポリシリコン膜を減圧CVD法で堆積させる。
【0047】
次に、図13(E)に示すようにフォトリソグラフィーを用いてNチャネルMOSトランジスタ形成領域を開口したレジストをマスクに、ドーズ量が5×1015cm−2程度、加速エネルギーが10〜15keVで燐をイオン注入した後、N型のゲートポリシリコン膜を形成する。そしてフォトリソグラフィーを用いてPチャネルMOSトランジスタ形成領域を開口すると同時にHBT形成領域を開口したレジストをマスクにドーズ量が3×1015cm−2程度、加速エネルギーが5keVでボロンをイオン注入した後、P型のポリシリコン膜を形成する。
【0048】
次に、図13(F)に示すようにフォトリソグラフィーによりゲートポリシリコン電極を形成する領域にレジストを残し、このレジストをマスクにして前記ポリシリコン膜を異方性エッチングした後、NチャネルMOSトランジスタのゲート電極およびPチャネルMOSトランジスタのゲート電極を形成する。
【0049】
次に、図14(G)に示すようにフォトリソグラフィーとイオン注入を用いて、NチャネルMOSトランジスタにライトドープドドレイン(LDD)層を、PチャネルMOSトランジスタにLDD層を形成した後、100nm程度の酸化膜を減圧CVD法で堆積させる。そして、前記酸化膜を異方性エッチングしMOSトランジスタのゲート電極側壁にサイドウォールを形成する。続いて、フォトリソグラフィーとイオン注入を用いて、NチャネルMOSトランジスタのソース層およびドレイン層を、PチャネルMOSトランジスタのソース層およびドレイン層を形成し、続いて例えば温度が1000℃程度、時間が10〜15秒程度の熱処理をして前記ソース層およびドレイン層を活性化させる。
【0050】
次に、図14(H)に示すように実施例1で記載した製造方法によりSiGe−HBTを形成する。HBTの製造方法はここでは省略する(図9(H)〜図10(I)を参照)。
【0051】
次に図15(I)に示すようにウエハ上に例えばCoやTiやNiのような金属を堆積させ、Siと反応させシリサイド層を形成する。絶縁膜上ではシリサイド化されないため、本発明のHBTではエミッタ電極とベース電極は絶縁されたままである。
【0052】
次に図15(J)に示すようにウエハ上には、BPSG膜からなる層間絶縁膜を形成する。層間絶縁膜にはエミッタ電極、ベース電極、コレクタ電極にそれぞれ到達するコンタクトホールが形成されており、各コンタクトホールには、シリサイド層に接触するタングステンプラグが埋め込まれている。また、層間絶縁膜には、各タングステンプラグに接続される金属配線が形成されている。これにより本実施例のSiGe−BiCMOSを形成することができる。
【0053】
本実施形態の製造方法によれば、下敷き酸化膜の膜構成及び膜厚を制御することで、エミッタ電極側壁にサイドウオールを形成することなくエミッタ‐ベース間のショートを防ぐことができる。さらに、外部ベース部の抵抗成分を小さくすることができるためにRbを低減することができる。従って、本発明によれば他の特性を劣化させることなく最大発振周波数fmaxの高い、HBTを容易に製造することができる。
【0054】
さらに、従来のBiCMOSの製造方法ではベース電極形成後にエミッタ‐ベース電極間を絶縁するため、サイドウオールを形成する。このとき外部ベースとして機能するPolySi(Ge)膜をエッチングストッパー膜とし酸化膜を異方性エッチングするためPolySi(Ge)膜がエッチングされ、Rbが上昇する可能性があった。しかしながら、本実施形態に記載の製造方法ではサイドウオールを形成する必要がないため、上記課題が生じることを回避することができる。
【0055】
また、サイドウオールを形成する必要がないため、CMOS部のサイドウオール幅が従来のCMOSプロセスと同程度に設定することができるため、CMOS部のソース/ドレインとコンタクトホールのマージンが減少するという問題も解決することができる。
(その他の実施形態)
本実施例では、下敷き酸化膜である第一の絶縁膜にTEOS膜、第二の絶縁膜にBPSG膜を適応した例を説明したが、第二の絶縁膜が第一の絶縁膜に対してドライエッチングとウエットエッチングで選択比が3以上確保できる絶縁材料であれば同様の効果が得られることは言うまでもない。
【0056】
また、本実施例では、バルク基板上にバイポーラトランジスタを製造する方法について示したが、バルク基板を用いず、SOI基板を用いた場合にも同様の効果が得られることは言うまでもない。
【0057】
また、本実施例では、NPN型のバイポーラトランジスタに適応した例を説明したが、不純物の種類を変更することによりPNP型のHBTにも適応することができることは言うまでもない。
【0058】
【発明の効果】
以上説明したように、本発明のバイポーラトランジスタ及びその製造方法によれば、容易なプロセスでバイポーラトランジスタのサイドウオールを形成せずにRbを低減し、高周波特性を向上することができる。さらに、本発明を同一基板上にMOSとバイポーラトランジスタを形成するBiCMOS集積回路に適応すれば、MOS部のマージンを拡大でき、外部ベースの加工ダメージを抑制したBiCMOS集積回路を実現することができる。
【図面の簡単な説明】
【図1】従来の縦型バイポーラトランジスタの断面構造を示す図
【図2】従来の縦型バイポーラトランジスタの製造方法を示す図
【図3】従来の縦型バイポーラトランジスタの製造方法を示す図
【図4】従来の縦型バイポーラトランジスタの製造方法を示す図
【図5】外部ベースPolySi膜厚とシート抵抗の相関関係を示す図
【図6】従来のBiCMOSプロセスにおけるCMOS部のマージンを示す図
【図7】第1の実施の形態の縦型バイポーラトランジスタ断面構造を示す図
【図8】第1の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図9】第1の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図10】第1の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図11】第2の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図12】第2の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図13】第2の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図14】第2の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図15】第2の実施の形態の縦型バイポーラトランジスタの製造方法を示す図
【図16】第2の実施の形態のSiGe−BiCMOS断面図
Claims (8)
- 半導体基板上に設けられ、第一の導電型のコレクタとして機能する第一の半導体層と、
上記第一の半導体層の上に設けられ、第二の導電型のベースとして機能する第二の半導体層と、
上記第二の半導体層の上に設けられた下敷き第一の絶縁膜と、
上記第一の絶縁膜の上にもうけられた下敷き第二の絶縁膜と、
上記第一の絶縁膜と第二の絶縁膜に設けられ、第二の半導体層に達する開口部と
第一の導電型の材料により構成され、上記下敷き絶縁膜の開口部を埋めて上記第二の半導体層に接触するエミッタ引出し電極とを備えたシングルポリシリコン型のバイポーラトランジスタにおいて、
外因性ベース及びエミッタ電極表面はシリサイド化されており、エミッタ電極側壁にサイドウオールが形成されていないことを特徴とするバイポーラトランジスタ。 - 請求項1に記載のバイポーラトランジスタにおいて、第一の絶縁膜と第二の絶縁膜の膜厚和がシリサイド層の膜厚よりも厚いことを特徴とするバイポーラトランジスタ。
- 請求項2に記載のバイポーラトランジスタにおいて、第二の絶縁膜のドライエッチングのエッチングレートが第一の絶縁膜エッチングレートに比べ少なくとも3倍以上大きく、ウエットエッチングのエッチングレートが1/3以下である材料により構成されていることを特徴とするバイポーラトランジスタ。
- 請求項3に記載のバイポーラトランジスタにおいて、第一の絶縁膜がTEOS、第二の絶縁膜がBPSG又はNSG膜により構成させていることを特徴とするバイポーラトランジスタ。
- 請求項4のバイポーラトランジスタにおいて、第二の半導体はSi、Ge及びCの元素(Si及びGeのみで構成されていてもよい)により構成されているエピタキシャル成長膜であることを特徴とするバイポーラトランジスタ。
- 請求項1〜5のうちいずれか1つに記載のバイポーラトランジスタを用いて構成したBiCMOS型集積回路。
- 半導体層上に第1の導電型のコレクタ層となる第一の半導体層を形成する工程(A)と、
上記第一の半導体層上に非選択エピタキシャル成長により第2の導電型のベース層となる第二の半導体層を堆積する工程(B)と、
上記第二の半導体層の上に第一の絶縁膜を堆積させる工程(C)と、
上記第一の絶縁膜上に第二の絶縁膜を堆積させる工程(D)と、
上記工程(D)の後、特定のマスクをエミッタの開口部を定義するのに使用し上記第一の絶縁膜及び第二の絶縁膜を除去し、エミッタの開口部を形成する工程(E)と、
上記工程(E)の後、第一の導電型の第三の半導体層によってエミッタ開口部を埋め、異方性エッチングによりエミッタ電極を形成する工程(F)と、
上記工程(F)の後、第二の絶縁膜を除去する工程(G)と、
上記工程(G)の後、第一の絶縁膜をウエットエッチングにより除去する工程(H)と、
上記工程(H)の後、ベース電極を形成する工程(I)と、
上記工程(I)の後、コレクタ電極、ベース電極及びエミッタ電極をシリサイド化する工程(J)と
を含むことを特徴とするバイポーラトランジスタの製造方法。 - 請求項7のバイポーラトランジスタの製造方法において、上記工程(E)においては、エミッタ開口部上の第二の絶縁膜は異方性エッチング(ドライエッチング)により除去し、第一の絶縁膜は第二の絶縁膜をマスクとしウエットエッチングにより除去することを特徴とするバイポーラトランジスタの製造方法。
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JP2009524220A (ja) * | 2006-01-13 | 2009-06-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低抵抗及び低インダクタンスの裏面貫通ビア及びその製造方法 |
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2003
- 2003-02-21 JP JP2003044526A patent/JP2004253722A/ja active Pending
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