JPS61276262A - 突起部を有する半導体デバイス構造体及びその製造方法 - Google Patents
突起部を有する半導体デバイス構造体及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000000034 method Methods 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 15
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 13
- 239000012212 insulator Substances 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 9
- 239000003989 dielectric material Substances 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 74
- 229910052710 silicon Inorganic materials 0.000 description 72
- 239000010703 silicon Substances 0.000 description 68
- 239000010410 layer Substances 0.000 description 58
- 239000002019 doping agent Substances 0.000 description 26
- 238000002955 isolation Methods 0.000 description 19
- 150000004767 nitrides Chemical class 0.000 description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 15
- 238000001020 plasma etching Methods 0.000 description 14
- 239000000758 substrate Substances 0.000 description 13
- 230000004888 barrier function Effects 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 238000005272 metallurgy Methods 0.000 description 8
- 230000005669 field effect Effects 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- YCIMNLLNPGFGHC-UHFFFAOYSA-N catechol Chemical compound OC1=CC=CC=C1O YCIMNLLNPGFGHC-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000002210 silicon-based material Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 description 1
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical group C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 239000005049 silicon tetrachloride Substances 0.000 description 1
- XUIMIQQOPSSXEZ-RNFDNDRNSA-N silicon-32 atom Chemical compound [32Si] XUIMIQQOPSSXEZ-RNFDNDRNSA-N 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
Ａ産業上の利用分野
Ｂ従来の技術（第２図、第３図、第４図）Ｃ発明が解決
しようとする問題点 り問題点を解決するための手段 Ｅ実施例 Ｅ□突起半導体構造体の製造方法（第５乃至第１１図） Ｅ２横方向ＮＰＮトランジスタ（第１図、第１２図、第
１３図、第１４図） Ｅ、ＰＮＰトランジスタ Ｅ４Ｗｌ界効果トランジスタ Ｅ、接合電界効果トランジスタ Ｅ６シヨツトキ障壁ダイオード Ｅ７担抗器 Ｆ発明の効果 Ａ、産業上の利用分野 本発明は集積回路内の自立半導体金型装置を含む高密度
集積回路構造及びその製造方法に関する。
しようとする問題点 り問題点を解決するための手段 Ｅ実施例 Ｅ□突起半導体構造体の製造方法（第５乃至第１１図） Ｅ２横方向ＮＰＮトランジスタ（第１図、第１２図、第
１３図、第１４図） Ｅ、ＰＮＰトランジスタ Ｅ４Ｗｌ界効果トランジスタ Ｅ、接合電界効果トランジスタ Ｅ６シヨツトキ障壁ダイオード Ｅ７担抗器 Ｆ発明の効果 Ａ、産業上の利用分野 本発明は集積回路内の自立半導体金型装置を含む高密度
集積回路構造及びその製造方法に関する。
Ｂ、従来技術
過去１０年間の半導体集積回路の進歩の目立つた特徴は
集積度、速度及び性能の改良にある。この改良はサブミ
クロン幅の露光が可能な新しい（光学的及び非光学的）
リソグラフィ法と、ウェット・エツチングに代るドライ
・エツチング即ちプラズマ・エツチング、反応性イオン
、エツチング（ＲＩ Ｅ）及びイオン・ビーム・ミリン
グと、高い固有抵抗の多結晶相互接続部に代る低固有抵
抗のケイ酸塩及び耐火金属の使用並びに正確な微細線の
りソグラフィを妨げるウェハの表面の変動を補償するた
めの多重ホトレジストの使用などの半導体処理技法の改
良によって可能になった。この進歩の背景の主な推進力
は、スケーリング即ち装置の寸法の減少にある。それは
スケーリングが直接製造コストの減少及びパホーマンス
の改良につながるからである。スケール・ダウンは回路
の集積度を倍率の２乗分急増するからである。ここでそ
の倍率は原寸法の、縮小した寸法に対する比として定義
される。この結果、チップ面積当りの素子数が多くなり
、ウェハ当りのデバイスの数が多くなって、製造コスト
が削減された。スケーリングは又回路の動作電力、キャ
パシタンス及び遅延時間を減少する。それはこれ等のパ
ラメータが回路の寸法に依存するからである。
集積度、速度及び性能の改良にある。この改良はサブミ
クロン幅の露光が可能な新しい（光学的及び非光学的）
リソグラフィ法と、ウェット・エツチングに代るドライ
・エツチング即ちプラズマ・エツチング、反応性イオン
、エツチング（ＲＩ Ｅ）及びイオン・ビーム・ミリン
グと、高い固有抵抗の多結晶相互接続部に代る低固有抵
抗のケイ酸塩及び耐火金属の使用並びに正確な微細線の
りソグラフィを妨げるウェハの表面の変動を補償するた
めの多重ホトレジストの使用などの半導体処理技法の改
良によって可能になった。この進歩の背景の主な推進力
は、スケーリング即ち装置の寸法の減少にある。それは
スケーリングが直接製造コストの減少及びパホーマンス
の改良につながるからである。スケール・ダウンは回路
の集積度を倍率の２乗分急増するからである。ここでそ
の倍率は原寸法の、縮小した寸法に対する比として定義
される。この結果、チップ面積当りの素子数が多くなり
、ウェハ当りのデバイスの数が多くなって、製造コスト
が削減された。スケーリングは又回路の動作電力、キャ
パシタンス及び遅延時間を減少する。それはこれ等のパ
ラメータが回路の寸法に依存するからである。
この様な驚くべき進歩にもかかわらず、従来の技術のデ
バイス集積度の改良には本質的な限界がある。それは集
積回路の種々の能動及び受動デバイスを互に絶縁しなけ
ればならず、この様な絶縁に貴重なチップの領域を費さ
なければならないからである。この様子をくわしく説明
するために、２つの最も良く使用されている絶縁機構で
ある、凹形酸化物分離（ＲＯＩ）及びポリイミドもしく
はポリシリコンを充填した溝による分離（ＰＩＴ）につ
いて参照する。第２図は垂直ＮＰＮバイポーラ装置のた
めの従来広く使用されているＲＯＩを示す。その詳細は
米国特許第３６４８１２５号及び特公昭５１−１６２７
０号公報を参照されたい。
バイス集積度の改良には本質的な限界がある。それは集
積回路の種々の能動及び受動デバイスを互に絶縁しなけ
ればならず、この様な絶縁に貴重なチップの領域を費さ
なければならないからである。この様子をくわしく説明
するために、２つの最も良く使用されている絶縁機構で
ある、凹形酸化物分離（ＲＯＩ）及びポリイミドもしく
はポリシリコンを充填した溝による分離（ＰＩＴ）につ
いて参照する。第２図は垂直ＮＰＮバイポーラ装置のた
めの従来広く使用されているＲＯＩを示す。その詳細は
米国特許第３６４８１２５号及び特公昭５１−１６２７
０号公報を参照されたい。
第２図で、ベース領域１２はエミッタ領域１４を含む、
Ｎ十貫通領域１６はＰ−基板上に存在するＮ＋サブコレ
クタ領域１８と接している６ベース、エミッタ及びコレ
クタのコンタクト電極は夫々Ｂ、Ｅ及びＣによって示さ
れている。ＲＯＩ領域２゜はバイポーラ・トランジスタ
を含む基板１ｏの表面領域を絶縁している。各ＲＯＩ領
域２ｏの下にはＰ十分踵領域２２があって、ＲＯＩ領域
の熱的成長中にＲ○工領領域２０直下のＮ型エピタキシ
ャル領域が下方に偏析する事によって生ずる、隣接する
トランジスタのＮ中領域１８間の電気的短絡を防いでい
る。しかしながら領域２２は高濃度のＰ型ドーパントを
含むので、高濃度のＮ−型ドーパントを含むサブコレク
タ領域１８がら離れていなければならず、さもないと領
域１８と２２の間に形成されるＰＮ接合が転位を生じて
バイポーラ・デバイス間にリークを生ずる。又領域２２
は比較的深くて、サブコレクタ１８を取巻いているので
、これ等の領域間の接合キャパシタンスが高くなり、ト
ランジスタの動作を遅くする。
Ｎ十貫通領域１６はＰ−基板上に存在するＮ＋サブコレ
クタ領域１８と接している６ベース、エミッタ及びコレ
クタのコンタクト電極は夫々Ｂ、Ｅ及びＣによって示さ
れている。ＲＯＩ領域２゜はバイポーラ・トランジスタ
を含む基板１ｏの表面領域を絶縁している。各ＲＯＩ領
域２ｏの下にはＰ十分踵領域２２があって、ＲＯＩ領域
の熱的成長中にＲ○工領領域２０直下のＮ型エピタキシ
ャル領域が下方に偏析する事によって生ずる、隣接する
トランジスタのＮ中領域１８間の電気的短絡を防いでい
る。しかしながら領域２２は高濃度のＰ型ドーパントを
含むので、高濃度のＮ−型ドーパントを含むサブコレク
タ領域１８がら離れていなければならず、さもないと領
域１８と２２の間に形成されるＰＮ接合が転位を生じて
バイポーラ・デバイス間にリークを生ずる。又領域２２
は比較的深くて、サブコレクタ１８を取巻いているので
、これ等の領域間の接合キャパシタンスが高くなり、ト
ランジスタの動作を遅くする。
代表的なＰ十分踵領域２２の幅は約２．５μｍである。
サブコレクタ１８及びアイソレーション領域２２間の間
隔はトランジスタの特定の応用によって決まる０例えば
、メモリに応用する場合には、この間隔は約２μｍであ
り、高速度論理回路の応用の場合には、約５μｍである
。換言すると、ＲＯＩによって絶縁されている従来のト
ランジスタはメモリにするか高速度論理回路にするかに
依存してコレクターコレクタ間隔は約６．５μｍもしく
は１２．５μｍ必要になる。
隔はトランジスタの特定の応用によって決まる０例えば
、メモリに応用する場合には、この間隔は約２μｍであ
り、高速度論理回路の応用の場合には、約５μｍである
。換言すると、ＲＯＩによって絶縁されている従来のト
ランジスタはメモリにするか高速度論理回路にするかに
依存してコレクターコレクタ間隔は約６．５μｍもしく
は１２．５μｍ必要になる。
ＲＯＩに関連する上述の問題を克服するために、第３図
に示した溝（トレンチ）による分離が考案された。その
詳細は米国特許第４１０４０８６号及び同第４１０４０
８６号を参照されたい。第３図で、プライムを付した番
号の種々の素子はプライムのない番号によって示した第
２図の素子に対応する。第２図のＲＯＩ２０、はポリシ
リコンもしくはポリイミドを充填したより深い溝２０’
で置き換えられている。Ｐ十分踵領域２２′はＮ＋サブ
コレクタ１８′から十分能れているので、ＲＯＩの場合
の様にこれ等の高添加領域間の高い接合キャパシタンス
の問題は溝分離中には存在しない。溝分離法の他の長所
は溝がポリシリコンもしくはポリイミドで充填されてい
るかどうか、トランジスタがメモリもしくは高速度論理
の応用を意図しているかどうかに拘らず、溝の幅がＲＯ
Ｉに比べて小さい（典型的には１．５μｍ）点にある。
に示した溝（トレンチ）による分離が考案された。その
詳細は米国特許第４１０４０８６号及び同第４１０４０
８６号を参照されたい。第３図で、プライムを付した番
号の種々の素子はプライムのない番号によって示した第
２図の素子に対応する。第２図のＲＯＩ２０、はポリシ
リコンもしくはポリイミドを充填したより深い溝２０’
で置き換えられている。Ｐ十分踵領域２２′はＮ＋サブ
コレクタ１８′から十分能れているので、ＲＯＩの場合
の様にこれ等の高添加領域間の高い接合キャパシタンス
の問題は溝分離中には存在しない。溝分離法の他の長所
は溝がポリシリコンもしくはポリイミドで充填されてい
るかどうか、トランジスタがメモリもしくは高速度論理
の応用を意図しているかどうかに拘らず、溝の幅がＲＯ
Ｉに比べて小さい（典型的には１．５μｍ）点にある。
しかしながら、溝による分離には溝の両側からの転位の
クリープもしくは電荷の注入によって溝の効果がなくな
るというやっかいな問題に対処するため複雑な一連の処
理段階を必要とする。さらにＲＯＩに比べて溝分離の幅
が著しく減少したにも拘らず、将来の極めて高い密度及
び性能の回路にとっては、この分離機構によって必要と
されるチップの領域は依然高いと云わねばならない。
クリープもしくは電荷の注入によって溝の効果がなくな
るというやっかいな問題に対処するため複雑な一連の処
理段階を必要とする。さらにＲＯＩに比べて溝分離の幅
が著しく減少したにも拘らず、将来の極めて高い密度及
び性能の回路にとっては、この分離機構によって必要と
されるチップの領域は依然高いと云わねばならない。
従来の技術の分離機構によって貴重なチップの領域に課
せられる厳密な要求に加えて、従来のバイポーラ・デバ
イスでは装置の種々の素子のすべてのコンタクトをモノ
リシック・シリコンの上面に形成しなければならない、
コンタクトはホトリソグラフィによって画定されるので
、これ等のコンタクトによって占有されるシリコンの領
域は成る限界を越えて減少出来ない。この事を説明する
ために、取り囲む絶縁分離領域のない第２図及び第３図
のバイポーラ・デバイスの上面図を参照されたい。第４
図に示した様に、コンタクトＢ、Ｃ及びＥは略共通の幅
Ｗ２、及び夫々長さＬ２、Ｌ４及びＬ６を必要とする。
せられる厳密な要求に加えて、従来のバイポーラ・デバ
イスでは装置の種々の素子のすべてのコンタクトをモノ
リシック・シリコンの上面に形成しなければならない、
コンタクトはホトリソグラフィによって画定されるので
、これ等のコンタクトによって占有されるシリコンの領
域は成る限界を越えて減少出来ない。この事を説明する
ために、取り囲む絶縁分離領域のない第２図及び第３図
のバイポーラ・デバイスの上面図を参照されたい。第４
図に示した様に、コンタクトＢ、Ｃ及びＥは略共通の幅
Ｗ２、及び夫々長さＬ２、Ｌ４及びＬ６を必要とする。
コンタクトは互にもしくは分離領域からＬｌ、Ｌ３．Ｌ
５、Ｌｌ、ＷｌもしくはＷ３だけ分離していなければな
らない。
５、Ｌｌ、ＷｌもしくはＷ３だけ分離していなければな
らない。
この結果、トランジスタによって占有されるケイ素領域
は一方向にＬ１＋Ｌ２＋Ｌ３＋Ｌ４＋Ｌ５＋Ｌ６＋Ｌ７
の寸法を有し、垂直方向にＷ１＋Ｗ２＋Ｗ３の寸法を有
する。たとえこれ等の寸法を通常のりソグラフィによっ
て達成可能な最小の間隔Ａに迄減少出来ても、トランジ
スタの占有する面積は７Ａｘ３Ａにもなる。換言すれば
、従来の技術のトランジスタで達成出来る面積の削減に
はりソグラフィ上の限界がある。
は一方向にＬ１＋Ｌ２＋Ｌ３＋Ｌ４＋Ｌ５＋Ｌ６＋Ｌ７
の寸法を有し、垂直方向にＷ１＋Ｗ２＋Ｗ３の寸法を有
する。たとえこれ等の寸法を通常のりソグラフィによっ
て達成可能な最小の間隔Ａに迄減少出来ても、トランジ
スタの占有する面積は７Ａｘ３Ａにもなる。換言すれば
、従来の技術のトランジスタで達成出来る面積の削減に
はりソグラフィ上の限界がある。
Ｃ８発明が解決しようとする問題点
本発明の目的は装置の構造部が占有するシリコンの領域
を減少して集積回路のデバイス密度を高める事にある。
を減少して集積回路のデバイス密度を高める事にある。
本発明の他の目的は、装置の寸法及び関連する寄生キャ
パシタンスの減少によって性能が向上された集積回路デ
バイスを提供することにある。
パシタンスの減少によって性能が向上された集積回路デ
バイスを提供することにある。
本発明のさらに他の目的は、隣接する集積回路の装置間
の絶縁分離を省略することにある。
の絶縁分離を省略することにある。
本発明のさらに他の目的は、従来の方法に比してマスキ
ング段階の回数が著しく減少した集積回路を製造する方
法を提供することにある。
ング段階の回数が著しく減少した集積回路を製造する方
法を提供することにある。
Ｄ６問題点を解決するための手段
本発明の目的はモノリシック・シリコン本体から突出す
るサブミクロン幅の細長い添加単結晶構造体によって達
成される。３次元構造をなす単結晶構造体は第１の導電
型の下方区分及び第２の導電型の上方区分を含み、これ
等の区分の幅を決定する２つの側面は絶縁材料で覆われ
ている。上の区分は狭い上部及び下部並びにより広い幅
の中央部より成る。突起構造体の下の区分及び上の区分
の下部は絶縁材料で形成出来、全体的に絶縁されたシリ
コン突起構造体にする事が出来る。
るサブミクロン幅の細長い添加単結晶構造体によって達
成される。３次元構造をなす単結晶構造体は第１の導電
型の下方区分及び第２の導電型の上方区分を含み、これ
等の区分の幅を決定する２つの側面は絶縁材料で覆われ
ている。上の区分は狭い上部及び下部並びにより広い幅
の中央部より成る。突起構造体の下の区分及び上の区分
の下部は絶縁材料で形成出来、全体的に絶縁されたシリ
コン突起構造体にする事が出来る。
この３次元突起シリコン構造体中に横方向ｐｗＰもしく
はＮＰＮバイポーラ・トランジスタ、電界トランジスタ
・高さの高いもしくは低い障壁のショットキ障壁ダイオ
ード及び抵抗器を含む所望の高性能の半導体デバイスを
形成出来る。例えば。
はＮＰＮバイポーラ・トランジスタ、電界トランジスタ
・高さの高いもしくは低い障壁のショットキ障壁ダイオ
ード及び抵抗器を含む所望の高性能の半導体デバイスを
形成出来る。例えば。
ＮＰＮトランジスタの場合には、突起構造体の中央部分
の中心領域がベース領゛域になり、エミッタ及びコレク
タは相互に向き合う関係に２つの外側の側面領域中に埋
設され、その間のベースを介してエミッタからコレクタ
にキャリアが効率的に注入される様にされる。デバイス
の種々の素子への電気的接続は３次元構造体の上部及び
、もしくは側面上に形成される。デバイスはシリコンの
本体から突出していて、自己絶縁されているので５面積
を費す絶縁分離を必要としない。この改良は各装置がケ
イ素のサブミクロン幅の部分のみを占有するという事実
と相まって、デバイスの占有するシリコン領域を著しく
削減し、集積回路の密度を著しく向上させる。
の中心領域がベース領゛域になり、エミッタ及びコレク
タは相互に向き合う関係に２つの外側の側面領域中に埋
設され、その間のベースを介してエミッタからコレクタ
にキャリアが効率的に注入される様にされる。デバイス
の種々の素子への電気的接続は３次元構造体の上部及び
、もしくは側面上に形成される。デバイスはシリコンの
本体から突出していて、自己絶縁されているので５面積
を費す絶縁分離を必要としない。この改良は各装置がケ
イ素のサブミクロン幅の部分のみを占有するという事実
と相まって、デバイスの占有するシリコン領域を著しく
削減し、集積回路の密度を著しく向上させる。
次にモノリシック・シリコン基板から突出する３次元構
造体の製造方法を説明する。第１の導電型（以下簡単の
ためにＮ型とする）単結晶シリコン本体、及びその表面
部分上に第２の導電型（以下Ｐ型とする）を有する構造
体が与えられる。通常の側壁影像転写技法によって、シ
リコン本体のＰ型領域上にサブミクロン幅の絶縁体の柱
体（スタッド）を形成する。この柱体をマスクとして使
用して、露出したＰ副領域の上部を反応性イオン・エッ
チし１本体の残りの部分から突出する対応するサブミク
ロン幅のＰ型ケイ素を形成する。次に厚い酸化物の壁を
柱体及び突起部の側面上に形成する。この厚い酸化物の
側面構造体をマスクとして使用し、Ｐ型シリコンの中央
部をさらにエッチして裸の壁を有する広いＰ型シリコン
の下部及び柱体の酸化物のキャップで覆われた狭いＰ型
のケイ素の上部より成る突起構造体を形成する。次の酸
化物−窒化物の２重マスクをＰ型シリコンの裸壁及び酸
化物の側壁上に形成する。エッチ処理を続けて残りのＰ
型シリコン及びその下のＮ型単結晶シリコンの一部を完
全にエッチする。結果の構造体は下から順にＮ型シリコ
ン、Ｐ型シリコンよりなる完全に露出した幅の広い下部
、中間の幅のＰ型の中央部及びＰ型シリコンの狭い幅の
上部より成る。中央部及び上部の側面は夫々酸化物−窒
化物及び（厚い）酸化物−窒化物マスクによってマスク
され、上部の屋根は上記の絶縁体間柱である。次に窒化
物をエミッタ及びコレクタを形成するシリコン突出構造
体の領域を除くすべての個所から除去する。その後、熱
的酸化によってシリコン構造体の露出した幅広い下部の
選択した領域中に、厚い酸化物の側壁を形成し、同時に
露出したＮ型シリコン本体の残り上に厚い酸化物層を形
成する。これに代って、この熱的酸化を下部のシリコン
が完全に酸化物に変化する迄続けてシリコン本体から突
出する全体が絶縁されたシリコン構造体にする事も出来
る。
造体の製造方法を説明する。第１の導電型（以下簡単の
ためにＮ型とする）単結晶シリコン本体、及びその表面
部分上に第２の導電型（以下Ｐ型とする）を有する構造
体が与えられる。通常の側壁影像転写技法によって、シ
リコン本体のＰ型領域上にサブミクロン幅の絶縁体の柱
体（スタッド）を形成する。この柱体をマスクとして使
用して、露出したＰ副領域の上部を反応性イオン・エッ
チし１本体の残りの部分から突出する対応するサブミク
ロン幅のＰ型ケイ素を形成する。次に厚い酸化物の壁を
柱体及び突起部の側面上に形成する。この厚い酸化物の
側面構造体をマスクとして使用し、Ｐ型シリコンの中央
部をさらにエッチして裸の壁を有する広いＰ型シリコン
の下部及び柱体の酸化物のキャップで覆われた狭いＰ型
のケイ素の上部より成る突起構造体を形成する。次の酸
化物−窒化物の２重マスクをＰ型シリコンの裸壁及び酸
化物の側壁上に形成する。エッチ処理を続けて残りのＰ
型シリコン及びその下のＮ型単結晶シリコンの一部を完
全にエッチする。結果の構造体は下から順にＮ型シリコ
ン、Ｐ型シリコンよりなる完全に露出した幅の広い下部
、中間の幅のＰ型の中央部及びＰ型シリコンの狭い幅の
上部より成る。中央部及び上部の側面は夫々酸化物−窒
化物及び（厚い）酸化物−窒化物マスクによってマスク
され、上部の屋根は上記の絶縁体間柱である。次に窒化
物をエミッタ及びコレクタを形成するシリコン突出構造
体の領域を除くすべての個所から除去する。その後、熱
的酸化によってシリコン構造体の露出した幅広い下部の
選択した領域中に、厚い酸化物の側壁を形成し、同時に
露出したＮ型シリコン本体の残り上に厚い酸化物層を形
成する。これに代って、この熱的酸化を下部のシリコン
が完全に酸化物に変化する迄続けてシリコン本体から突
出する全体が絶縁されたシリコン構造体にする事も出来
る。
この様にして形成した突起構造体はこれから種々の能動
もしくは受動デバイスを製造するのに使用される。例え
ば横方向ＮＰＮトランジスタを製造するためには、中間
幅のＰ型シリコン部分に対応する部分の窒化物−酸化物
マスクを除去し、Ｎ型添加物を、この様にして露出した
２つの側面から導入し、トランジスタのベースになる中
央のＰ副領域によって分離されたエミッタ及びコレクタ
を形成する。次に接点メタラージを突起構造体の両側上
に形成し、エミッタ及びコレクタに自己整合した接点が
与えられる。次に絶縁体柱体をエッチして除去し、ベー
ス・コンタクト部を露出し。
もしくは受動デバイスを製造するのに使用される。例え
ば横方向ＮＰＮトランジスタを製造するためには、中間
幅のＰ型シリコン部分に対応する部分の窒化物−酸化物
マスクを除去し、Ｎ型添加物を、この様にして露出した
２つの側面から導入し、トランジスタのベースになる中
央のＰ副領域によって分離されたエミッタ及びコレクタ
を形成する。次に接点メタラージを突起構造体の両側上
に形成し、エミッタ及びコレクタに自己整合した接点が
与えられる。次に絶縁体柱体をエッチして除去し、ベー
ス・コンタクト部を露出し。
ベース接点メタラージを形成する。代換例として、絶縁
体の柱体を先ず、エッチして除去し、続いてエミッタ、
ベース及びコレクタ並びに接点メタラージ層を形成する
事も出来る。
体の柱体を先ず、エッチして除去し、続いてエミッタ、
ベース及びコレクタ並びに接点メタラージ層を形成する
事も出来る。
Ｅ、実施例
Ｅｌ、３次元突起半導体構造体
第５図乃至第１１図を参照するに、半導体本体から突出
した自立３次元構造体の製造のための相継ぐ製造段階が
図示されている。第５図の構造体は説明の目的のために
はＰ導電型として示された単結晶シリコン基板３０を含
む。基板３０はＮ型でもよい６基板３０は代表的には＜
１００＞結晶配向のシリコンであり、抵抗は１０乃至２
０オームロの程度である。基板３０の上にはエピタキシ
ャルのＮ型層３２が成長されている。層３２を形成する
エピタキル成長方法は１０００−１１５０°Ｃの範囲の
温度で４塩化シリコン及び水素もしくはシラン及び水素
の混合物を使用する如き通常の技法によって行われる。
した自立３次元構造体の製造のための相継ぐ製造段階が
図示されている。第５図の構造体は説明の目的のために
はＰ導電型として示された単結晶シリコン基板３０を含
む。基板３０はＮ型でもよい６基板３０は代表的には＜
１００＞結晶配向のシリコンであり、抵抗は１０乃至２
０オームロの程度である。基板３０の上にはエピタキシ
ャルのＮ型層３２が成長されている。層３２を形成する
エピタキル成長方法は１０００−１１５０°Ｃの範囲の
温度で４塩化シリコン及び水素もしくはシラン及び水素
の混合物を使用する如き通常の技法によって行われる。
高密度の集積回路のための層３２の厚さは１１至３μｍ
の程度である。
の程度である。
次にエピタキシャル層３２を酸化して、その表面上に典
型的には約５００乃至１０００Ａ’の厚さの層３４を形
成する。
型的には約５００乃至１０００Ａ’の厚さの層３４を形
成する。
ここで示した厚さ及び他の寸法は説明を明瞭にするため
に選択したものであり、限定的に解釈すべきではない事
に注意されたい。同様に本発明の製造方法全体にわたっ
て使用される種々のエッチ段階は、これ等が通常のもの
である限り説明を省略する。窒化シリコン材料はＣＦ４
等を使用する反応性イオン・エツチング（ＲＩＥ）によ
ってドライ・エッチされ、熱いリン酸を使用してウェッ
ト・エッチされる事は一般に知られている。ポリシリコ
ン（多結晶シリコン）は例えばＳＦ６及びＣＬの混合物
を使用するＲＩＥによってエッチされ、ＨＦ／Ｃｒ、０
３もしくはピロカテコールのいずれかによってウェット
・エッチされる。２酸化シリコンはＣＦ４等を使用する
Ｒ、 Ｉ Ｅによって、又緩衝ＨＩ’７によってウェッ
ト・エッチされる。
に選択したものであり、限定的に解釈すべきではない事
に注意されたい。同様に本発明の製造方法全体にわたっ
て使用される種々のエッチ段階は、これ等が通常のもの
である限り説明を省略する。窒化シリコン材料はＣＦ４
等を使用する反応性イオン・エツチング（ＲＩＥ）によ
ってドライ・エッチされ、熱いリン酸を使用してウェッ
ト・エッチされる事は一般に知られている。ポリシリコ
ン（多結晶シリコン）は例えばＳＦ６及びＣＬの混合物
を使用するＲＩＥによってエッチされ、ＨＦ／Ｃｒ、０
３もしくはピロカテコールのいずれかによってウェット
・エッチされる。２酸化シリコンはＣＦ４等を使用する
Ｒ、 Ｉ Ｅによって、又緩衝ＨＩ’７によってウェッ
ト・エッチされる。
次にＰ型頭域３６がエピタキシャル層３２の表面′部分
中に形成される。領域３６は能動領域として働き、その
中に最終の半導体装置が形成される。
中に形成される。領域３６は能動領域として働き、その
中に最終の半導体装置が形成される。
例えば、もし最終の意図したデバイスがバイポーラ・ト
ランジスタもしくは電界効果トランジスタである時は、
場合に応じてベース一二ミッターコレクタもしくはソー
ス・ドレイン・ゲートが領域３６中に形成される。Ｐ型
頭域３６は適当なエネルギー及びドーズ量のホウ素イオ
ンを使用する深いイオン打ち込み及びこれに続く熱的再
拡散によりその中に均一なもしくは非均−な濃度のドー
パントを与える事によって形成される。例えば、もし最
終の意図した構造体がＮＰＮトランジスタである時には
、領域３６には下部が高いドーパント濃度（例えば約５
Ｘ１０”原子／ ｃ ｃ ）及び上部が低いドーパント
濃度（例えば約２×１０１６原子／ ｃ ｃ ）の非均
−な即ち勾配ドーパント濃度が与えられる。以下の記述
から明らかになる様に、このドーパントの勾配は電子に
対する効果的な障壁として働き、エミッタ効率、従って
トランジスタの利得を増大する働きを有する。
ランジスタもしくは電界効果トランジスタである時は、
場合に応じてベース一二ミッターコレクタもしくはソー
ス・ドレイン・ゲートが領域３６中に形成される。Ｐ型
頭域３６は適当なエネルギー及びドーズ量のホウ素イオ
ンを使用する深いイオン打ち込み及びこれに続く熱的再
拡散によりその中に均一なもしくは非均−な濃度のドー
パントを与える事によって形成される。例えば、もし最
終の意図した構造体がＮＰＮトランジスタである時には
、領域３６には下部が高いドーパント濃度（例えば約５
Ｘ１０”原子／ ｃ ｃ ）及び上部が低いドーパント
濃度（例えば約２×１０１６原子／ ｃ ｃ ）の非均
−な即ち勾配ドーパント濃度が与えられる。以下の記述
から明らかになる様に、このドーパントの勾配は電子に
対する効果的な障壁として働き、エミッタ効率、従って
トランジスタの利得を増大する働きを有する。
続けて第５図を参照するに、次の一連の製造段階は酸化
物層３４上に全面付着によって、例えば窒化シリコン３
８、ポリシリコン４０、窒化ケイ素４２及び酸化シリコ
ン４４の相継ぐ層を形成する事を含む。窒化シリコン層
３８及び４２の各々の厚さの範囲は略５００−１０００
Ａ’ 、ポリシリコン４０のそれは０．５−１．５μｍ
、酸化シリ＝＋ン４４のそｈｌｔ５００−１００ＯＡ’
である。
物層３４上に全面付着によって、例えば窒化シリコン３
８、ポリシリコン４０、窒化ケイ素４２及び酸化シリコ
ン４４の相継ぐ層を形成する事を含む。窒化シリコン層
３８及び４２の各々の厚さの範囲は略５００−１０００
Ａ’ 、ポリシリコン４０のそれは０．５−１．５μｍ
、酸化シリ＝＋ン４４のそｈｌｔ５００−１００ＯＡ’
である。
ポリシリコン４０の厚さはその後そのポリシリコン４０
の一部と並置関係に形成される酸化物の柱体（スタッド
）の厚さによって決定される事に注意されたい。
の一部と並置関係に形成される酸化物の柱体（スタッド
）の厚さによって決定される事に注意されたい。
次に、通常のリングラフィ及びエツチング技法によって
、酸化物層４４が第６図に示した様にパターン化され、
これにより層４４の端４６はＰ型頭域３６の略中央に対
応する。この様にしてパターン化した酸化物４４をマス
クとして使用し、下の窒化物４２及びポリシリコン４０
を例えば適切な反応性エッチ種を使用する反応性イオン
・エツチングによってエッチし、酸化物の端４６に対応
する鋭い垂直なポリシリコン壁を生ずる。これ等のエッ
チ段階の終点の検出は窒化物３８によって都合よく与え
られる。次に残りの上部の酸化物層４４を例えばウェッ
ト・エッチを使用して除去し、結果の構造体を熱的に酸
化してポリシリコン４０の露出した壁に接して厚い酸化
物の柱体４８（第７図）を成長させる。この酸化段階中
、露出ポリシリコンの一部が消耗され、酸化物の柱体４
８が第７図に示した様に窒化物のマスク４２を越えて突
出する。柱体４８が外側に突出する程度は熱的酸化の前
にウェットエッチを使用して、露出ポリシリコンの壁に
適切なくぼみを与える事によって制御出来る。柱体の幅
は究極的に得られる所望の装置の幅によって支配される
。代表的な間柱４８の幅は０．５乃至１．５μｍの範囲
内にあり、サブミクロン幅の装置を製造する際の好まし
い幅は約０・８μｍである。
、酸化物層４４が第６図に示した様にパターン化され、
これにより層４４の端４６はＰ型頭域３６の略中央に対
応する。この様にしてパターン化した酸化物４４をマス
クとして使用し、下の窒化物４２及びポリシリコン４０
を例えば適切な反応性エッチ種を使用する反応性イオン
・エツチングによってエッチし、酸化物の端４６に対応
する鋭い垂直なポリシリコン壁を生ずる。これ等のエッ
チ段階の終点の検出は窒化物３８によって都合よく与え
られる。次に残りの上部の酸化物層４４を例えばウェッ
ト・エッチを使用して除去し、結果の構造体を熱的に酸
化してポリシリコン４０の露出した壁に接して厚い酸化
物の柱体４８（第７図）を成長させる。この酸化段階中
、露出ポリシリコンの一部が消耗され、酸化物の柱体４
８が第７図に示した様に窒化物のマスク４２を越えて突
出する。柱体４８が外側に突出する程度は熱的酸化の前
にウェットエッチを使用して、露出ポリシリコンの壁に
適切なくぼみを与える事によって制御出来る。柱体の幅
は究極的に得られる所望の装置の幅によって支配される
。代表的な間柱４８の幅は０．５乃至１．５μｍの範囲
内にあり、サブミクロン幅の装置を製造する際の好まし
い幅は約０・８μｍである。
この後、上の窒化物層４２及び窒化物層３８の露出部分
をＲＩＥで除去する。次に前段階の結果露出したポリシ
リコン４０を例えばピロカテコールで除去し、孤立して
自立した酸化物の柱体を残す。この様にして形成した酸
化物の柱体４８はサブミクロン幅のシリコンの突起構造
体を形成するための後続の一連のエッチ段階中の有効な
サブミクロンのマスクとしての働きをする。
をＲＩＥで除去する。次に前段階の結果露出したポリシ
リコン４０を例えばピロカテコールで除去し、孤立して
自立した酸化物の柱体を残す。この様にして形成した酸
化物の柱体４８はサブミクロン幅のシリコンの突起構造
体を形成するための後続の一連のエッチ段階中の有効な
サブミクロンのマスクとしての働きをする。
次にベークしたホトレジストの平坦化層を形成し、次に
ホトリソグラフィによって、柱体の望ましくない部分を
ＲＩＥによって除去し、所望の長さの柱体にする０間柱
形成方法の詳細については、１９８４年１２月刊のＩＢ
Ｍ・テクニカル・ディスクロージャ・プリテン第２７巻
、第７Ｂ号、第４５１０−第４５１４頁のＳ−Ｄ・アラ
ビア著の論文「高速バイポーラデバイスの製造方法」
（”Ｈｉｇｈ ５ｐｅｅｄ Ｂｉｐｏｌａｒ Ｐｒｏｃ
ｅｓｓ” ｂｙ Ｓ、Ｄ。
ホトリソグラフィによって、柱体の望ましくない部分を
ＲＩＥによって除去し、所望の長さの柱体にする０間柱
形成方法の詳細については、１９８４年１２月刊のＩＢ
Ｍ・テクニカル・ディスクロージャ・プリテン第２７巻
、第７Ｂ号、第４５１０−第４５１４頁のＳ−Ｄ・アラ
ビア著の論文「高速バイポーラデバイスの製造方法」
（”Ｈｉｇｈ ５ｐｅｅｄ Ｂｉｐｏｌａｒ Ｐｒｏｃ
ｅｓｓ” ｂｙ Ｓ、Ｄ。
ｍａｌａｖｉｙａ、 Ｉ Ｂ Ｍ Ｔｅｃｈｎｉｃ
ａｌ ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ、Ｖｏ
ｌ、２７、Ｎ（１７Ｂ、ＰＰ、４５１０−４５１４、
Ｄｅｃｅｍｂｅｒ １９８４）及び、米国特許第４４３
０７９１号を参照されたい。
ａｌ ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ、Ｖｏ
ｌ、２７、Ｎ（１７Ｂ、ＰＰ、４５１０−４５１４、
Ｄｅｃｅｍｂｅｒ １９８４）及び、米国特許第４４３
０７９１号を参照されたい。
次に第８図を参照するに、例えば全面ＲＩＥにより、先
ず酸化物の柱体（スタッド）４８にょっ−てマスクされ
ていない窒化物３８及び酸化物３４の一部を除去し、続
いてＰ型の単結晶エピタキシアル材料の上部の表面層を
除去する。このエツチングによって除去する単結晶材料
の厚さは典型的には、０．２５乃至０．５μｍの範囲で
ある。これ等のエッチ段階から得られる構造体は第８図
に示されている。この構造体はサブミクロン幅のＰ型車
結晶シリコン突起部５０、その上の夫々酸化物３４及び
窒化物３８の残存層Ａ及び酸化物の柱体４８より成る。
ず酸化物の柱体（スタッド）４８にょっ−てマスクされ
ていない窒化物３８及び酸化物３４の一部を除去し、続
いてＰ型の単結晶エピタキシアル材料の上部の表面層を
除去する。このエツチングによって除去する単結晶材料
の厚さは典型的には、０．２５乃至０．５μｍの範囲で
ある。これ等のエッチ段階から得られる構造体は第８図
に示されている。この構造体はサブミクロン幅のＰ型車
結晶シリコン突起部５０、その上の夫々酸化物３４及び
窒化物３８の残存層Ａ及び酸化物の柱体４８より成る。
続けて第８図を参照するに、次に短かい熱的酸化段階に
よって、露出したシリコン基板上に薄い酸化物層（図示
されず）を形成し。
よって、露出したシリコン基板上に薄い酸化物層（図示
されず）を形成し。
次いで気相化学付着（ＣＶＤ）によって比較的厚い（典
型的な厚さは０．２−０．４μｍ）酸化物を全構造体上
に付着する。熱的酸化によって形成する薄い酸化物層は
単結晶シリコン上の直接上に。
型的な厚さは０．２−０．４μｍ）酸化物を全構造体上
に付着する。熱的酸化によって形成する薄い酸化物層は
単結晶シリコン上の直接上に。
シリコンを汚染する一般に汚いＣＶＤ酸化物が形成され
るのを防止するのに必要である。次に、ＲＩＥによって
水平な表面上の大部分の酸化物を除去し、符号の組み合
わせ５０”−３４Ａ−３８Ａ−４８によって示した構造
体の両側に接して、酸化物５２及び５４の実質的に垂直
な側壁を残す。
るのを防止するのに必要である。次に、ＲＩＥによって
水平な表面上の大部分の酸化物を除去し、符号の組み合
わせ５０”−３４Ａ−３８Ａ−４８によって示した構造
体の両側に接して、酸化物５２及び５４の実質的に垂直
な側壁を残す。
次に第９図を参照すると、ＲＩＥを続けて単結晶シリコ
ン材料３６を約０．４−０．６μｍの深さだけさらにエ
ッチして、高さδ及び上部５０の幅よりも広い幅を有す
る突起Ｐ型車結晶シリコン構造体の中央部５６を形成す
る。このエッチ段階を遂行する程度は最終構造体を利用
する特定の応用によって支配される０例えば、バイポー
ラ・デバイスの応用の場合には、エミッタ及びコレクタ
は中央部５６の外側の表面領域に形成され１寸法δがエ
ミッタ及びコレクタの接点の幅を決定する。
ン材料３６を約０．４−０．６μｍの深さだけさらにエ
ッチして、高さδ及び上部５０の幅よりも広い幅を有す
る突起Ｐ型車結晶シリコン構造体の中央部５６を形成す
る。このエッチ段階を遂行する程度は最終構造体を利用
する特定の応用によって支配される０例えば、バイポー
ラ・デバイスの応用の場合には、エミッタ及びコレクタ
は中央部５６の外側の表面領域に形成され１寸法δがエ
ミッタ及びコレクタの接点の幅を決定する。
これ迄の及び今後のエッチ処理の各々で酸化物の柱体４
８も又エッチされる事を理解されたい。
８も又エッチされる事を理解されたい。
しかしながらこの使用条件で酸化物の他の材料に対する
エツチング速度の比はどちらかと云えば小さいので、（
例えば酸化物のシリコンに対するエツチング速度の比は
略１／１ｏである）、柱体４８は著しくはエッチされな
い、事実、このエツチング速度の比を念頭において、柱
体の厚さを調節し、最適なエッチ・マスクとして利用す
る事が出来る。
エツチング速度の比はどちらかと云えば小さいので、（
例えば酸化物のシリコンに対するエツチング速度の比は
略１／１ｏである）、柱体４８は著しくはエッチされな
い、事実、このエツチング速度の比を念頭において、柱
体の厚さを調節し、最適なエッチ・マスクとして利用す
る事が出来る。
再び第９図を参照するに、構造体は次に短時間再酸化段
階を受け、シリコンの中央部５６の垂直露出側面上に薄
い２酸化シリコン層５８を、続いて酸化物５８のＣＶＤ
によって全構造体上に窒化物層６ｏを成長させる。次に
この様にして形成した酸化物及び窒化物をＲＩＥによっ
て再びエッチし、酸化物５８上に薄い窒化物層６０を残
す。この様にして、新しく形成したＰ型ケイ素の中央部
５６の壁は酸化物−窒化物マスクで保護されている。こ
の酸化物−窒化物を形成する段階中に、当然予期される
ように、この２重絶縁層は厚い酸化物の側壁５２及び５
４上にも形成される。上述のＣＶＤによる酸化物の付着
段階は熱的酸化物層の厚さを増大するのに主に使用され
たものであり、多くの場合に省略出来る。
階を受け、シリコンの中央部５６の垂直露出側面上に薄
い２酸化シリコン層５８を、続いて酸化物５８のＣＶＤ
によって全構造体上に窒化物層６ｏを成長させる。次に
この様にして形成した酸化物及び窒化物をＲＩＥによっ
て再びエッチし、酸化物５８上に薄い窒化物層６０を残
す。この様にして、新しく形成したＰ型ケイ素の中央部
５６の壁は酸化物−窒化物マスクで保護されている。こ
の酸化物−窒化物を形成する段階中に、当然予期される
ように、この２重絶縁層は厚い酸化物の側壁５２及び５
４上にも形成される。上述のＣＶＤによる酸化物の付着
段階は熱的酸化物層の厚さを増大するのに主に使用され
たものであり、多くの場合に省略出来る。
ケイ素の中央部５６の垂直壁がこの様にして保護された
とき、再び第９図を参照するに、ＲＩＥを続けて、残っ
たＰ型のシリコン３６全体を完全にエッチし、続けてそ
の下のＮ型のシリコンを十分な深さく代表的には０．５
−１．５μｍの範囲）さらにエッチし、第１０図に示し
た様なＮ型のエピタキシャル・シリコンの本体３２から
突出した構造体を形成する。この様にしてＰ型シリコン
領域３６（第５図を参照）はＮ型のシリコンのベース６
２上に突出するサブミクロン幅の構造体に完全に変形さ
れる。第１０図に示した様に、突起構造体の上部は多層
の絶縁体によってマスクされ、下部は露出している。
とき、再び第９図を参照するに、ＲＩＥを続けて、残っ
たＰ型のシリコン３６全体を完全にエッチし、続けてそ
の下のＮ型のシリコンを十分な深さく代表的には０．５
−１．５μｍの範囲）さらにエッチし、第１０図に示し
た様なＮ型のエピタキシャル・シリコンの本体３２から
突出した構造体を形成する。この様にしてＰ型シリコン
領域３６（第５図を参照）はＮ型のシリコンのベース６
２上に突出するサブミクロン幅の構造体に完全に変形さ
れる。第１０図に示した様に、突起構造体の上部は多層
の絶縁体によってマスクされ、下部は露出している。
次に、シリコン５６に接触するデバイス接点が後で形成
されることになる。領域に対応する垂直な窒化物層６０
−６０の領域を保護するためにホトマスク工程が使用さ
れる。次に窒化物層６〇−６０の残りをプラズマ・エツ
チングの様な等方性のエツチング段階で除去する。通常
の様に、ホトマスキング段階の前に極めて短時間の熱的
酸化工程を使用して、露出したシリコン表面を被覆する
。
されることになる。領域に対応する垂直な窒化物層６０
−６０の領域を保護するためにホトマスク工程が使用さ
れる。次に窒化物層６〇−６０の残りをプラズマ・エツ
チングの様な等方性のエツチング段階で除去する。通常
の様に、ホトマスキング段階の前に極めて短時間の熱的
酸化工程を使用して、露出したシリコン表面を被覆する
。
次に第１０図に示した構造体をウェット・エッチ工程に
よってエッチし、下部のＮ及びＰ型シリコンの露出垂直
壁をわずかにくぼませるし典型的には、約０．１−０．
２μｍ）、次に、第１１図に示した様に構造体を熱的に
酸化して、シリコンの露出部上に厚い（約０．２−０．
５μｍ）の酸化物の側壁６４を形成し、同様にＮ−型エ
ピタキシャル・シリコン材料３２の残りの上に厚い酸化
物層６６を形成する。上部の垂直壁は窒化物６０によっ
て覆われているので、この酸化段階中にはこれ等の壁土
に酸化物は形成されない。
よってエッチし、下部のＮ及びＰ型シリコンの露出垂直
壁をわずかにくぼませるし典型的には、約０．１−０．
２μｍ）、次に、第１１図に示した様に構造体を熱的に
酸化して、シリコンの露出部上に厚い（約０．２−０．
５μｍ）の酸化物の側壁６４を形成し、同様にＮ−型エ
ピタキシャル・シリコン材料３２の残りの上に厚い酸化
物層６６を形成する。上部の垂直壁は窒化物６０によっ
て覆われているので、この酸化段階中にはこれ等の壁土
に酸化物は形成されない。
この様にして、単結晶シリコンの自立した突起構造体を
形成する。構造体は細長く、サブミクロンの限界に達す
る狭い幅を有する。第１１図を参照するに、この構造体
は厚い酸化物の側壁６４−６４を有するＮ型シリコンの
狭いの下部６８を含む。上部はその全体をＰ型シリコン
材料で形成される。上部はさらに比較的幅広い中央部５
６並びに狭い上部５０及び下部７２より成る。上部の側
面は絶縁材料、即ち酸化物及び窒化物の多層によって覆
われている。この突起構造体はこれから多数の高性能で
コンパクトな能動及び受動半導体装置を製造するのに適
している。この構造体は自立して、モノリシックなシリ
コン本体の上に突出しているので、絶縁体による分離は
必要でない。
形成する。構造体は細長く、サブミクロンの限界に達す
る狭い幅を有する。第１１図を参照するに、この構造体
は厚い酸化物の側壁６４−６４を有するＮ型シリコンの
狭いの下部６８を含む。上部はその全体をＰ型シリコン
材料で形成される。上部はさらに比較的幅広い中央部５
６並びに狭い上部５０及び下部７２より成る。上部の側
面は絶縁材料、即ち酸化物及び窒化物の多層によって覆
われている。この突起構造体はこれから多数の高性能で
コンパクトな能動及び受動半導体装置を製造するのに適
している。この構造体は自立して、モノリシックなシリ
コン本体の上に突出しているので、絶縁体による分離は
必要でない。
ケイ素の突起部５０−５６全体の絶縁分離は熱的酸化工
程を続けて、下部６８及び下部７２に対応する全体のシ
リコンが消耗する迄酸化物の側壁６４を成長させる事で
容易に達成出来る。換言すれば、熱的酸化はシリコン６
８及び７２が完全になくなる迄酸化物の側壁６４の厚さ
を増大する様に続ける。こうして得られた構造（第１１
図には図示されていない）は単結晶シリコン・ペデスタ
ル構造５０−５６からなり、これはシリコン基板３０と
は一体であるが、２つの酸化物側壁６４．６４（第１１
図）の組み合わせにより形成された酸化物の支持構造に
よりシリコン基板３０から電気的に完全に絶縁されてい
る。この場合、垂直壁の選択した領域からの窒化物の除
去は領域６４及び６６の酸化物が部分的に形成された後
追延期される。これによって領域５６及び５０を対応し
てピンチ・オフすることなく、シリコン領域６８及び７
２が容易にピンチ・オフされる。
程を続けて、下部６８及び下部７２に対応する全体のシ
リコンが消耗する迄酸化物の側壁６４を成長させる事で
容易に達成出来る。換言すれば、熱的酸化はシリコン６
８及び７２が完全になくなる迄酸化物の側壁６４の厚さ
を増大する様に続ける。こうして得られた構造（第１１
図には図示されていない）は単結晶シリコン・ペデスタ
ル構造５０−５６からなり、これはシリコン基板３０と
は一体であるが、２つの酸化物側壁６４．６４（第１１
図）の組み合わせにより形成された酸化物の支持構造に
よりシリコン基板３０から電気的に完全に絶縁されてい
る。この場合、垂直壁の選択した領域からの窒化物の除
去は領域６４及び６６の酸化物が部分的に形成された後
追延期される。これによって領域５６及び５０を対応し
てピンチ・オフすることなく、シリコン領域６８及び７
２が容易にピンチ・オフされる。
次に第１１図の構造体から出発して半導体デバイスを製
造する特定の方法を説明する。
造する特定の方法を説明する。
Ｅ２．ＮＰＮトランジスタ
横方向ＮＰＮトランジスタを形成する目的のために、Ｐ
型車結晶シリコンの中央部５６（第１１図）を使用して
、その中にデバイスの素子を形成する。最初、突起構造
体の上部に対応する２つの垂直壁土の窒化物層６０−６
０を通常のウェット・エッチによって除去する。こうし
て得られた構造体は基本的には垂直壁の表面全体を保護
する酸化物の被覆層より成る。より具体的には、第１１
図から明らかな様に、突起構造体は上部及び下部が厚い
酸化物で、中央が薄い酸化物で覆われている。
型車結晶シリコンの中央部５６（第１１図）を使用して
、その中にデバイスの素子を形成する。最初、突起構造
体の上部に対応する２つの垂直壁土の窒化物層６０−６
０を通常のウェット・エッチによって除去する。こうし
て得られた構造体は基本的には垂直壁の表面全体を保護
する酸化物の被覆層より成る。より具体的には、第１１
図から明らかな様に、突起構造体は上部及び下部が厚い
酸化物で、中央が薄い酸化物で覆われている。
ここで、他のウェット・エッチ工程を実施して、上部及
び下部の側壁の酸化物に著しい影響を与える事なく、薄
い酸化物側壁に対応する領域のコンタクト部を開ける。
び下部の側壁の酸化物に著しい影響を与える事なく、薄
い酸化物側壁に対応する領域のコンタクト部を開ける。
その後、コミツタまたはコレクタ接点を覆うパッチ領域
を形成するために前もってパターン化され反応性イオン
・エツチングされたドープされた多結晶シリコンからな
る薄層を使用するものとしてのカプセルまたは他のドー
パント拡散技術を用いることによって、２つの露出され
た側面からＰ型シリコン物質５６にヒ素などのＮ型ドー
パントが導入され、これにより第１２図に示すように１
〜ランジスタのエミッタ７４及びコレクタ７６が形成さ
れる。
を形成するために前もってパターン化され反応性イオン
・エツチングされたドープされた多結晶シリコンからな
る薄層を使用するものとしてのカプセルまたは他のドー
パント拡散技術を用いることによって、２つの露出され
た側面からＰ型シリコン物質５６にヒ素などのＮ型ドー
パントが導入され、これにより第１２図に示すように１
〜ランジスタのエミッタ７４及びコレクタ７６が形成さ
れる。
及びコレクタ７６間の領域７８はＮＰＮデバイスのベー
スを構成する。エミッタ７４及びコレクタ７６はベース
７８に関して対称に位置し、同一の方法を有する。さら
に重要な事は、Ｎ型ドーパントの拡散は厚い酸化物の上
部及び下部の側壁に関して閉込められた関係にあるエミ
ッタ及びコレクタを形成する様に制御され、以てエミッ
タに逆注入されるホールが最小になる点である。エミッ
タ及びコレクタの水平及び垂直方向の寸法は代表的な場
合夫々０．２乃至０．４μｍ及び０．４乃至０．６μｍ
の範囲にある。ベースの幅、即ちエミッタ７４のコレク
タ７６の距離は代表的には０゜−２乃至０．４μｍであ
る。デバイスのモデリングによって、ベース幅が０．２
μｍ程大きくても、依然極めて高速な装置が得られる事
がわかった。
スを構成する。エミッタ７４及びコレクタ７６はベース
７８に関して対称に位置し、同一の方法を有する。さら
に重要な事は、Ｎ型ドーパントの拡散は厚い酸化物の上
部及び下部の側壁に関して閉込められた関係にあるエミ
ッタ及びコレクタを形成する様に制御され、以てエミッ
タに逆注入されるホールが最小になる点である。エミッ
タ及びコレクタの水平及び垂直方向の寸法は代表的な場
合夫々０．２乃至０．４μｍ及び０．４乃至０．６μｍ
の範囲にある。ベースの幅、即ちエミッタ７４のコレク
タ７６の距離は代表的には０゜−２乃至０．４μｍであ
る。デバイスのモデリングによって、ベース幅が０．２
μｍ程大きくても、依然極めて高速な装置が得られる事
がわかった。
エミッタ及びコレクタ領域７４及び７６を夫々形成した
後、ＮＰＮトランジスタのベース・コンタクトを形成す
る。これを達成するために、第１２図で、先ず、ホトレ
ジスタの平坦化層を構造体上に付着し、次にホトマスク
段階によってベース・コンタクトを形成すべき突起構造
体の上部を露出する。次に突起構造体の上部上に残った
酸化物の柱体４８並びに下の窒化物３６Ａ及び酸化物３
４Ａを除去して、ベース７８の狭い最上部５０を露出す
る。次に、ホトレジストを剥離して、狭くして最上部５
０にした元のＰ型領域のドーパント種と同じドーパント
種を使用してドーピング段階を行い、トランジスタの利
得を増強する最上部５０のＰ型ドーパントのプロフィー
ルを確立する。具体的には、上部層には典型的に約５
Ｘ １０”ホウ素原子／ＣＧの高ドーパント濃度、下部
層には典型的は約２Ｘ１０”ホウ素原子／ＣＧの低ドー
パント濃度が確立される。同じ様なドーパント・プロフ
ィールはベースの下部７２中にも自然に形成されている
。それはこのＮＰＮトランジスタの製造に関連する種々
の熱処理段階で深くインブラントされていたＰ型種の外
方拡散によるものである：換言すれば、下部７２は低層
が高いドーパント濃度、上層が低い濃度のドーパント・
プロフィールを有する。これは上のベース部５０のドー
パント・プロフィールの鏡像をなくしている。
後、ＮＰＮトランジスタのベース・コンタクトを形成す
る。これを達成するために、第１２図で、先ず、ホトレ
ジスタの平坦化層を構造体上に付着し、次にホトマスク
段階によってベース・コンタクトを形成すべき突起構造
体の上部を露出する。次に突起構造体の上部上に残った
酸化物の柱体４８並びに下の窒化物３６Ａ及び酸化物３
４Ａを除去して、ベース７８の狭い最上部５０を露出す
る。次に、ホトレジストを剥離して、狭くして最上部５
０にした元のＰ型領域のドーパント種と同じドーパント
種を使用してドーピング段階を行い、トランジスタの利
得を増強する最上部５０のＰ型ドーパントのプロフィー
ルを確立する。具体的には、上部層には典型的に約５
Ｘ １０”ホウ素原子／ＣＧの高ドーパント濃度、下部
層には典型的は約２Ｘ１０”ホウ素原子／ＣＧの低ドー
パント濃度が確立される。同じ様なドーパント・プロフ
ィールはベースの下部７２中にも自然に形成されている
。それはこのＮＰＮトランジスタの製造に関連する種々
の熱処理段階で深くインブラントされていたＰ型種の外
方拡散によるものである：換言すれば、下部７２は低層
が高いドーパント濃度、上層が低い濃度のドーパント・
プロフィールを有する。これは上のベース部５０のドー
パント・プロフィールの鏡像をなくしている。
ベース部５０及び７２に確立されたドーパントのプロフ
ィールはトランジスタ動作中のエミッタ７４から注入さ
れる電子への障壁として効果的に働くだけでなく、これ
等の電子をエミッタ’１７４とコレクタ７６の間の直行
経路に向けて収束する働きを有する電界を生ずる。換言
すれば、電子はベース・コンタクトもしくはＮ型ケイ素
６８のいずれにも進む事が出来ない。この様な２重動作
はエミッターコレクタ効率を著しく高め、トランジスタ
の利得を増大する。
ィールはトランジスタ動作中のエミッタ７４から注入さ
れる電子への障壁として効果的に働くだけでなく、これ
等の電子をエミッタ’１７４とコレクタ７６の間の直行
経路に向けて収束する働きを有する電界を生ずる。換言
すれば、電子はベース・コンタクトもしくはＮ型ケイ素
６８のいずれにも進む事が出来ない。この様な２重動作
はエミッターコレクタ効率を著しく高め、トランジスタ
の利得を増大する。
上述の如くベース領域の電界収束ドーパント勾配を与え
た後に、ベース・コンタクト形成処理を続ける。第１図
及び第１３図は夫々最上部の絶縁層を除去した後の３次
元トランジスタ構造体の透視図及び断面図である。通常
のリングラフィ及びエツチング技法を使用して、ベース
・コンタクト開孔を第１図に示した如く細長い突起構造
体の背部に形成する。それには先ず全体のシリコン基板
上にホトレジストの平坦な層を突起構造体の最上部の表
面のレベル迄付着する。次にホトレジストをベークし、
続いてＲＩＥによってＰ型ケイ素５０上の酸化物の全最
上部表面を露出する。
た後に、ベース・コンタクト形成処理を続ける。第１図
及び第１３図は夫々最上部の絶縁層を除去した後の３次
元トランジスタ構造体の透視図及び断面図である。通常
のリングラフィ及びエツチング技法を使用して、ベース
・コンタクト開孔を第１図に示した如く細長い突起構造
体の背部に形成する。それには先ず全体のシリコン基板
上にホトレジストの平坦な層を突起構造体の最上部の表
面のレベル迄付着する。次にホトレジストをベークし、
続いてＲＩＥによってＰ型ケイ素５０上の酸化物の全最
上部表面を露出する。
次に、露出した酸化物をウェット・エッチもしくはＲＩ
Ｅあるいはその組合せによって除去し、シリコン５ｏの
上部表面を露出する。さらに他のホトリソグラフィ段階
を使用して、ベース接点を形成すべき酸化物の側壁の一
部５２及び５４を除去する。こうして得られた構造体は
両側面にベース領域５０の露出垂直壁部５０Ａ及び５０
Ｂ（第１３図には示されているが、第１図には示されて
いない）と場合によって残った側面の酸化物５２及び５
４によって形成された物理的段差部８６を有する。ホト
レジストを剥離した後に、ケイ素の露出部分を熱的酸化
物の薄層によって保護する。
Ｅあるいはその組合せによって除去し、シリコン５ｏの
上部表面を露出する。さらに他のホトリソグラフィ段階
を使用して、ベース接点を形成すべき酸化物の側壁の一
部５２及び５４を除去する。こうして得られた構造体は
両側面にベース領域５０の露出垂直壁部５０Ａ及び５０
Ｂ（第１３図には示されているが、第１図には示されて
いない）と場合によって残った側面の酸化物５２及び５
４によって形成された物理的段差部８６を有する。ホト
レジストを剥離した後に、ケイ素の露出部分を熱的酸化
物の薄層によって保護する。
第１２図及び第１４図に示した様にＮＰＮトランジスタ
の製造を続けるために、絶縁体層８０、例えば平坦化石
英もしくはポリイミドを酸化物層６６上に付着して、そ
の後その上に形成する金属線のキャパシタンスを減少す
る。次に、エミッタ７４、コレクタ７６及びベース５０
に自己整合する金属化コンタクトを、緩ＷＨＦ中のウェ
ット・エッチによるコンタクト開孔の形成、白金の様な
コンタクト冶金層のスパッタ付着、燃結してケイ化白金
（ｐｔ ｓｉ）層９０を形成する段階（゛・第１２図
及び第１４図）を含む通常の技法で形成される次に夫々
エミッタ７４、コレクタ７６及びベース５０に対する金
属化接点と接するパターン化された金属線８２．８４及
び８８を形成する。自己整合メタラージ処理によって接
点及びパターン化金属線８２．８４及び８８を形成する
方法の詳細については米国特許第４４００８６５号、１
９′８３年８月刊アイ・ビー・エム・テクニカル・ディ
スクロージャ・プリテン第２６巻、第３Ａ号、第１０６
３頁−第１０６５頁の論文「サブミクロン間隔を与える
ための金属剥離方法Ｊ （”ＭｅｔａｌＬｉｆｔ−Ｏ
ｆｆ Ｐｒｏｃｅｓｓ ｆｏｒ Ｓｕｂｍｉｃｒｏｎ
Ｓｐａｃｉｎｇｓ”、 ＩＢ Ｍ Ｔｅｃｈｎｉｃａｌ
Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、 Ｖｏｌ
、 ２６、Ｈａ ３ Ａ 、 Ｐ Ｐ 、 １０６３−
１０６５、Ａｕｇ、１９８３）、及び１９８４年１２月
刊アイ・ビー・エム・テクニカル・ディスクロージャ・
プリテン第２７巻、第７Ｂ号 第４５１０−４５１４頁
「高速バイポーラ装置の製造方法Ｊ （”ＨｉｇｈＳ
ｐｅｅｄ Ｂｉｐｏｌａｒ Ｐｒｏｃｅｓｓ”、Ｉ Ｂ
Ｍ Ｔｅｃｈｎｉｃａｌ Ｄｉｓ ｃｌｏｓｕｒｅ
Ｂｕｌｌｉｔｉｎ、 Ｖｏｌ、 ２７、Ｎ［Ｌ７Ｂ、
ＰＰ４５１０−４５１４、Ｄｅｃ、１９８４）に与えら
れている。コンタクトを形成するのに使用出来る他のメ
タラージ金属にはチタン・タンタル・チタン−タングス
テン、パラジウム及びモリブデンがある。
の製造を続けるために、絶縁体層８０、例えば平坦化石
英もしくはポリイミドを酸化物層６６上に付着して、そ
の後その上に形成する金属線のキャパシタンスを減少す
る。次に、エミッタ７４、コレクタ７６及びベース５０
に自己整合する金属化コンタクトを、緩ＷＨＦ中のウェ
ット・エッチによるコンタクト開孔の形成、白金の様な
コンタクト冶金層のスパッタ付着、燃結してケイ化白金
（ｐｔ ｓｉ）層９０を形成する段階（゛・第１２図
及び第１４図）を含む通常の技法で形成される次に夫々
エミッタ７４、コレクタ７６及びベース５０に対する金
属化接点と接するパターン化された金属線８２．８４及
び８８を形成する。自己整合メタラージ処理によって接
点及びパターン化金属線８２．８４及び８８を形成する
方法の詳細については米国特許第４４００８６５号、１
９′８３年８月刊アイ・ビー・エム・テクニカル・ディ
スクロージャ・プリテン第２６巻、第３Ａ号、第１０６
３頁−第１０６５頁の論文「サブミクロン間隔を与える
ための金属剥離方法Ｊ （”ＭｅｔａｌＬｉｆｔ−Ｏ
ｆｆ Ｐｒｏｃｅｓｓ ｆｏｒ Ｓｕｂｍｉｃｒｏｎ
Ｓｐａｃｉｎｇｓ”、 ＩＢ Ｍ Ｔｅｃｈｎｉｃａｌ
Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、 Ｖｏｌ
、 ２６、Ｈａ ３ Ａ 、 Ｐ Ｐ 、 １０６３−
１０６５、Ａｕｇ、１９８３）、及び１９８４年１２月
刊アイ・ビー・エム・テクニカル・ディスクロージャ・
プリテン第２７巻、第７Ｂ号 第４５１０−４５１４頁
「高速バイポーラ装置の製造方法Ｊ （”ＨｉｇｈＳ
ｐｅｅｄ Ｂｉｐｏｌａｒ Ｐｒｏｃｅｓｓ”、Ｉ Ｂ
Ｍ Ｔｅｃｈｎｉｃａｌ Ｄｉｓ ｃｌｏｓｕｒｅ
Ｂｕｌｌｉｔｉｎ、 Ｖｏｌ、 ２７、Ｎ［Ｌ７Ｂ、
ＰＰ４５１０−４５１４、Ｄｅｃ、１９８４）に与えら
れている。コンタクトを形成するのに使用出来る他のメ
タラージ金属にはチタン・タンタル・チタン−タングス
テン、パラジウム及びモリブデンがある。
Ｐｔ５ｉ接点、メタラージ金属を使用し、非反応白金は
燃結後に王水によって除去される。同様に他のケイ化物
を使用する時は他の適切なエツチング剤を使用する。接
点金属は約０．０５−０．１μｍの厚さにスパッタされ
る。
燃結後に王水によって除去される。同様に他のケイ化物
を使用する時は他の適切なエツチング剤を使用する。接
点金属は約０．０５−０．１μｍの厚さにスパッタされ
る。
単結晶シリコンのコンタクト領域上に直接コンタクト冶
金層をスパッタリングする代りに、ポリシリコンの薄膜
を単結晶シリコンと接点金属間に介在させる事が出来る
。結果のポリシリコン−シリサイド（ポリサイドとも呼
ばれる）は、トランジスタの種々の素子に優れた、低抵
抗の接点を与える。
金層をスパッタリングする代りに、ポリシリコンの薄膜
を単結晶シリコンと接点金属間に介在させる事が出来る
。結果のポリシリコン−シリサイド（ポリサイドとも呼
ばれる）は、トランジスタの種々の素子に優れた、低抵
抗の接点を与える。
上述の様にして形成した柱体で画定したＮＰＮトランジ
スタの公差は狭い。トランジスタの横方向の寸法はりソ
グラフイによる限界があるが、幅には限界がない。従っ
て極めて小さな（十分ミクロンの寸法内にある）装置の
製造が容易である。
スタの公差は狭い。トランジスタの横方向の寸法はりソ
グラフイによる限界があるが、幅には限界がない。従っ
て極めて小さな（十分ミクロンの寸法内にある）装置の
製造が容易である。
装置が小さくなればなる程、寄生キャパシタンスも小さ
くなり、性能の利点が直接得られる。トランジスタの低
寄生キャパシタンスの他の利点は１２−３０ＧＨ，の範
囲の極めて高いカット・オフ周波数にある。この構造体
によって、エミッタが効果的に組み込まれるので電荷の
逆方向注入がなくなり、トランジスタの固有利得が著し
く高くなる。他の利点はコレクタにクランプ・ショット
キ・ダイオードを必要としない点にある。それはコレク
ターベース接合の寸法が小さいために、この接合に蓄積
される電荷が最小になる点にある。クランプ・ダイオー
ドがなくなる事によって回路の密度を高くする事が出来
る６最後にベース領域の電界収束能力によってエミッタ
から注入される電子の損失が実質的になくなり、これに
よってトランジスタの利点がさらに改善される。
くなり、性能の利点が直接得られる。トランジスタの低
寄生キャパシタンスの他の利点は１２−３０ＧＨ，の範
囲の極めて高いカット・オフ周波数にある。この構造体
によって、エミッタが効果的に組み込まれるので電荷の
逆方向注入がなくなり、トランジスタの固有利得が著し
く高くなる。他の利点はコレクタにクランプ・ショット
キ・ダイオードを必要としない点にある。それはコレク
ターベース接合の寸法が小さいために、この接合に蓄積
される電荷が最小になる点にある。クランプ・ダイオー
ドがなくなる事によって回路の密度を高くする事が出来
る６最後にベース領域の電界収束能力によってエミッタ
から注入される電子の損失が実質的になくなり、これに
よってトランジスタの利点がさらに改善される。
Ｅ３．ＰＮＰトランジスタ
本発明に従って柱体で画定されるＰＮＰ トランジスタ
を形成するためには、必要なドーパントを適切に変更し
、熱処理を調節する事によって第５図乃至第１１図、第
１図、第１２乃至第１４図の基本的段階を使用する。例
えば横方向ＰＮＰ装置を形成するためには、Ｐ型頭域３
６を形成した方法と同様にＰ型エピタキシャル単結晶シ
リコン基板にＮ型ドーパントの拡散を行う。このＮ型領
域は種々の通常の技法のうち任意のものによって形成出
来る。Ｎ型領域を形成した後、第５乃至第７図に使用し
たものと同一技法を使用してＰＮＰトランジスタを画定
するため酸化物の間柱を形成する。同様に第８図乃至第
１１図に使用したのと同じ技法を使用してＰ型の下部及
びＮ型の上部を有する突起構造体を形成する。次に第１
２図に示したＮ型エミッタ及びコレクタと同様にはめ込
まれたＰ型の対応領域を上部に形成する。同様にベース
領域の上部からＮ型ドーパントをベース領域に導入して
ＮＰＮトランジスタと関連して上述した電界収束能力を
与える。第１図、第１３図及び第１４図に示したのと同
様にしてＰ型エミッタ及びコレクタ並びにＮ型ベースに
接点を形成する。
を形成するためには、必要なドーパントを適切に変更し
、熱処理を調節する事によって第５図乃至第１１図、第
１図、第１２乃至第１４図の基本的段階を使用する。例
えば横方向ＰＮＰ装置を形成するためには、Ｐ型頭域３
６を形成した方法と同様にＰ型エピタキシャル単結晶シ
リコン基板にＮ型ドーパントの拡散を行う。このＮ型領
域は種々の通常の技法のうち任意のものによって形成出
来る。Ｎ型領域を形成した後、第５乃至第７図に使用し
たものと同一技法を使用してＰＮＰトランジスタを画定
するため酸化物の間柱を形成する。同様に第８図乃至第
１１図に使用したのと同じ技法を使用してＰ型の下部及
びＮ型の上部を有する突起構造体を形成する。次に第１
２図に示したＮ型エミッタ及びコレクタと同様にはめ込
まれたＰ型の対応領域を上部に形成する。同様にベース
領域の上部からＮ型ドーパントをベース領域に導入して
ＮＰＮトランジスタと関連して上述した電界収束能力を
与える。第１図、第１３図及び第１４図に示したのと同
様にしてＰ型エミッタ及びコレクタ並びにＮ型ベースに
接点を形成する。
Ｅ４．電界効果トランジスタ
絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）を形成
するためには、第１２図に示した構造体を出発点にする
。エミッタ７４及びコレクタ７６がＩＧＦＥＴのソース
及びドレインとなり、連続したベース領域５０．７８の
上部表面がゲート領域になる。この連続した領域にホウ
素の様なＰ型ドーパントを注入してＩＧＦＥＴの所望の
閾値特性にする。ＩＧＦＥ’Ｔに最適性能を与えるため
には、ケイ素５０の上部表面を適当な深さ迄エツチング
し、ゲートとソース／ドレイン拡散部（夫々７４／７６
）間の垂直間隔を減少する。理想的にはゲートは出来る
だけソース／ドレイン拡散部に接近するように配列され
ている。このエツチング工程は当然シリコン５０中に溝
を与え、その中に後にゲート電極を与える。次に、ゲー
ト絶縁体（例えば酸化物もしくは酸化物−窒化物）を領
域５０の露出上部表面上に形成し、続いてその上にゲー
ト電極を形成し、ゲートに通常の方法で接点メタラージ
層を形成する。
するためには、第１２図に示した構造体を出発点にする
。エミッタ７４及びコレクタ７６がＩＧＦＥＴのソース
及びドレインとなり、連続したベース領域５０．７８の
上部表面がゲート領域になる。この連続した領域にホウ
素の様なＰ型ドーパントを注入してＩＧＦＥＴの所望の
閾値特性にする。ＩＧＦＥ’Ｔに最適性能を与えるため
には、ケイ素５０の上部表面を適当な深さ迄エツチング
し、ゲートとソース／ドレイン拡散部（夫々７４／７６
）間の垂直間隔を減少する。理想的にはゲートは出来る
だけソース／ドレイン拡散部に接近するように配列され
ている。このエツチング工程は当然シリコン５０中に溝
を与え、その中に後にゲート電極を与える。次に、ゲー
ト絶縁体（例えば酸化物もしくは酸化物−窒化物）を領
域５０の露出上部表面上に形成し、続いてその上にゲー
ト電極を形成し、ゲートに通常の方法で接点メタラージ
層を形成する。
Ｅ５．接合電界効果トランジスタ
接合電界効果トランジスタ（ＪＦＥＴ）を形成するため
には先ずＰ型拡散部３６が存在しない半導体本体３０（
第５図）の領域からシリコンの突起部を形成する。換言
すれば、Ｊ ＦＥＴを形成するためのシリコン突起部構
造体は上述の種々のマスキング及びエツチング段階を使
用して、夫々Ｎ型シリコン３２及びＰ型ケイ素本体３０
を通してエツチングする事によって形成したＮ型単結晶
シリコンの上部及びＰ型ケイ素の上部より成る。
には先ずＰ型拡散部３６が存在しない半導体本体３０（
第５図）の領域からシリコンの突起部を形成する。換言
すれば、Ｊ ＦＥＴを形成するためのシリコン突起部構
造体は上述の種々のマスキング及びエツチング段階を使
用して、夫々Ｎ型シリコン３２及びＰ型ケイ素本体３０
を通してエツチングする事によって形成したＮ型単結晶
シリコンの上部及びＰ型ケイ素の上部より成る。
ＪＦＥＴのためのソース及びドレイン領域はバイポーラ
・デバイスのエミッタ７４及びコレクタ７６（第１２図
）の形成と類似の方法で形成される。次にシリコン突起
部の最上部上の残った絶縁材料を除去する。Ｐ型ドーパ
ント（例えばホウ素）をＮ型シリコン５０（図には示さ
れていないが、第１２図のＰ型シリコン５０の部分に対
応する）に上部から導入してシリコンの上部５０をＰ型
にしてＪ ＦＥＴのゲートにする。Ｐ型ドーパントはＰ
型層の下端がソース／ドレイン拡散部に接近する様に上
部から導入する。最後にバイポーラ装置のエミッタ、コ
レクタ及びベース・コンタクトに関連して上述したのと
同様にして、ソース、ドレイン及びゲートにコンタクト
を形成する。
・デバイスのエミッタ７４及びコレクタ７６（第１２図
）の形成と類似の方法で形成される。次にシリコン突起
部の最上部上の残った絶縁材料を除去する。Ｐ型ドーパ
ント（例えばホウ素）をＮ型シリコン５０（図には示さ
れていないが、第１２図のＰ型シリコン５０の部分に対
応する）に上部から導入してシリコンの上部５０をＰ型
にしてＪ ＦＥＴのゲートにする。Ｐ型ドーパントはＰ
型層の下端がソース／ドレイン拡散部に接近する様に上
部から導入する。最後にバイポーラ装置のエミッタ、コ
レクタ及びベース・コンタクトに関連して上述したのと
同様にして、ソース、ドレイン及びゲートにコンタクト
を形成する。
Ｅ６．ショットキ障壁ダイオード
バイポーラ・デバイスを形成するのに使用したのと同一
段階を使用して、サブミクロン寸法で低障壁及び高障壁
ショットキ障壁ダイオード（ＳＢＤ）を形成する事が出
来る。第１２図を参照するに、連続した領域５０−７８
は今の場合Ｎ型である。領域６８はＰ型である。上部５
０は陽極に対応し、エミッタ７４もしくはコレクタ７６
或いはその両方がＳＢＤの陰極として働く。適切な追加
的なリン添加を陽極領域に行って、ダイオードの障壁の
高さを調節する事が出来る。再び、通常のマスキング、
添加及びエツチングを行ってダイオードの陽極及び陰極
に電気的接点を容易に形成する事が出来る。
段階を使用して、サブミクロン寸法で低障壁及び高障壁
ショットキ障壁ダイオード（ＳＢＤ）を形成する事が出
来る。第１２図を参照するに、連続した領域５０−７８
は今の場合Ｎ型である。領域６８はＰ型である。上部５
０は陽極に対応し、エミッタ７４もしくはコレクタ７６
或いはその両方がＳＢＤの陰極として働く。適切な追加
的なリン添加を陽極領域に行って、ダイオードの障壁の
高さを調節する事が出来る。再び、通常のマスキング、
添加及びエツチングを行ってダイオードの陽極及び陰極
に電気的接点を容易に形成する事が出来る。
この構造によってショットキ・ゲートＪ、 Ｆ Ｅ Ｔ
の形成が容易になる。この場合、上述のｉＧＦＥＴの場
合と同様な方法により、ゲートを可能な限りソース／ド
レイン拡散に近づけるためのエツチング工程が実行され
る。
の形成が容易になる。この場合、上述のｉＧＦＥＴの場
合と同様な方法により、ゲートを可能な限りソース／ド
レイン拡散に近づけるためのエツチング工程が実行され
る。
Ｅ７．抵抗器
サブミクロン幅の抵抗器を形成するためには、第１２図
においてエミッタ及びコレクタを形成する事なく、中央
のＰ型の各々シリコン領域７２−７８−５０を使用する
。２つの金属接点はＮＰＮ装置の単一のベース接点を形
成した場合と同じ様にして、突起構造体の長さに沿う所
望の間隔のをおいて形成する。抵抗器の値を所望のシー
ト抵抗値にするために領域７２−７８−５０中に追加の
ホウ素添加を行う事が出来る。
においてエミッタ及びコレクタを形成する事なく、中央
のＰ型の各々シリコン領域７２−７８−５０を使用する
。２つの金属接点はＮＰＮ装置の単一のベース接点を形
成した場合と同じ様にして、突起構造体の長さに沿う所
望の間隔のをおいて形成する。抵抗器の値を所望のシー
ト抵抗値にするために領域７２−７８−５０中に追加の
ホウ素添加を行う事が出来る。
代換例として、コンタクトは、最上部でなく、上述のＮ
ＰＮトランジスタのエミッタ及びコレクタ。
ＰＮトランジスタのエミッタ及びコレクタ。
コンタクトの場合と同様にケイ素突起構造体の幅を決定
する側面に接する抵抗器に形成する事が出来る。
する側面に接する抵抗器に形成する事が出来る。
以上要約すると、本発明により、多数の能動及び受動半
導体集積回路装置を製造出来る。シリコン本体から突起
した新規な単結晶シリコン構造体が与えられる。サブミ
クロン幅の柱体によって画定される。３次元自立構造体
は柱体の幅に対応する幅、リソグラフィの限界によって
決まる長さ及びその最上部に形成される装置と半導体本
体中の他の装置から効果的に（電気的な意味で）分離す
る様に調節した高さを有する。デバイスへの電気的金属
化接点も必要に応じてサブミクロンの寸法にする事が出
来、突起構造体の上面もしくは側面或いはその両方に形
成出来る。
導体集積回路装置を製造出来る。シリコン本体から突起
した新規な単結晶シリコン構造体が与えられる。サブミ
クロン幅の柱体によって画定される。３次元自立構造体
は柱体の幅に対応する幅、リソグラフィの限界によって
決まる長さ及びその最上部に形成される装置と半導体本
体中の他の装置から効果的に（電気的な意味で）分離す
る様に調節した高さを有する。デバイスへの電気的金属
化接点も必要に応じてサブミクロンの寸法にする事が出
来、突起構造体の上面もしくは側面或いはその両方に形
成出来る。
Ｆ０発明の効果
本発明の構造体は要望されているデバイス小型さく、そ
の種々の素子への接点は突起構造体の３つの側面のすべ
てを利用して与える事が出来るので、チップの領域が著
しく節約され、集積回路の密度が極めて高くなる。デバ
イスは絶縁体による分離を必要としないので、デバイス
の密度がさらに増大する。寸法が小さくなる事によって
、寄生キャパシタンスも小さくなり、性能上の利点が得
られる。
の種々の素子への接点は突起構造体の３つの側面のすべ
てを利用して与える事が出来るので、チップの領域が著
しく節約され、集積回路の密度が極めて高くなる。デバ
イスは絶縁体による分離を必要としないので、デバイス
の密度がさらに増大する。寸法が小さくなる事によって
、寄生キャパシタンスも小さくなり、性能上の利点が得
られる。
上述の基本的３次元シリコン構造体の製造方法及びこの
構造体を個々の半導体装置を製造するのに適用する方法
は簡単で、わかりやすく、従来の方法と比較してマスク
キング段階の数が著しく少ない。ＮＰＮ装置を製造する
ためには、例えば、本発明の方法は通常の方法と比較し
てわずか略１／３になる。従って本発明により著しく製
造コストを低下することができる。
構造体を個々の半導体装置を製造するのに適用する方法
は簡単で、わかりやすく、従来の方法と比較してマスク
キング段階の数が著しく少ない。ＮＰＮ装置を製造する
ためには、例えば、本発明の方法は通常の方法と比較し
てわずか略１／３になる。従って本発明により著しく製
造コストを低下することができる。
尚、本発明の集積回路構造体及び関連する製造方法はシ
リコンを用いた技法に関連して説明したが、ヒ化ガリウ
ムの様な互換可能な他の材料のみならず、一部の超電導
材料も容易に使用出来る。
リコンを用いた技法に関連して説明したが、ヒ化ガリウ
ムの様な互換可能な他の材料のみならず、一部の超電導
材料も容易に使用出来る。
第１図は本発明に従う横力向ＮＰＮトランジスタ構造体
の透視図である。第２図及び第３図は一般に知られてい
る従来の絶縁体分離バイポーラ・トランジスタ構造体の
断面図である。第４図は第２図及び第３図に示した従来
のトランジスタの種々の要素に対する金属化接点によっ
て占有される面積を示した上面図である。第５図、第６
図、第７図、第８図、第９図、第１０図及び第１１図は
本発明の原理に従って３次元半導体構造体を形成するの
に使用する製造方法の実施例の種々の段階を示した断面
図である。第１２図は第１１図の構造体を使用して本発
明に従い製造した横力向ＮＰＮトランジスタの断面図で
ある。第１３図及び第１４図は夫々ベース接点開孔及び
ベース接点メタラージ層を示した第１２図のトランジス
タ構造体の背部の断面図である。 １０・・・・基板、１２・・・・ベース、１４・・・・
エミッタ、１６・・・・貫入領域、１８・・・・サブコ
レクタ、２０・・・・酸化物分離領域、２２・・・・Ｐ
十分前領域、３０・・・・シリコン基板、３２・・・・
エピタキシャル層、３４・・・・Ｓ ｉ Ｏ，層、３６
・・・・・・Ｐ領域、３８・・・・Ｓｉ、Ｎ、層、４０
・・・・ポリシリコン、４２・・・・Ｓ ｉ、Ｎい４４
・・・・Ｓ ｉ Ｏ，層、４６・・・・層４４の端、４
８・・・・間柱、５０・・・・Ｐ−型突起部（上部）、
５２．５４・・・・酸化物、５６・・・・突起部の中間
部、５８・・・・Ｓｉ０２層、６ｏ・・・・Ｓｉ。 Ｎ４１１．６２・・・・Ｎ−型シリコン・ベース６４．
６６・・・・酸化物層、６８・・・・下部、７２・・・
・上部５０の下部、７４・・・・エミッタ、７６・・・
・コレクタ、７８・・・・ベース、８０・・・・絶縁層
８２．８４．８８・・・・金属線、８６・・・・階段
、９０・・・・ＰｔＳｉ層。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名） 第２図 第３図
の透視図である。第２図及び第３図は一般に知られてい
る従来の絶縁体分離バイポーラ・トランジスタ構造体の
断面図である。第４図は第２図及び第３図に示した従来
のトランジスタの種々の要素に対する金属化接点によっ
て占有される面積を示した上面図である。第５図、第６
図、第７図、第８図、第９図、第１０図及び第１１図は
本発明の原理に従って３次元半導体構造体を形成するの
に使用する製造方法の実施例の種々の段階を示した断面
図である。第１２図は第１１図の構造体を使用して本発
明に従い製造した横力向ＮＰＮトランジスタの断面図で
ある。第１３図及び第１４図は夫々ベース接点開孔及び
ベース接点メタラージ層を示した第１２図のトランジス
タ構造体の背部の断面図である。 １０・・・・基板、１２・・・・ベース、１４・・・・
エミッタ、１６・・・・貫入領域、１８・・・・サブコ
レクタ、２０・・・・酸化物分離領域、２２・・・・Ｐ
十分前領域、３０・・・・シリコン基板、３２・・・・
エピタキシャル層、３４・・・・Ｓ ｉ Ｏ，層、３６
・・・・・・Ｐ領域、３８・・・・Ｓｉ、Ｎ、層、４０
・・・・ポリシリコン、４２・・・・Ｓ ｉ、Ｎい４４
・・・・Ｓ ｉ Ｏ，層、４６・・・・層４４の端、４
８・・・・間柱、５０・・・・Ｐ−型突起部（上部）、
５２．５４・・・・酸化物、５６・・・・突起部の中間
部、５８・・・・Ｓｉ０２層、６ｏ・・・・Ｓｉ。 Ｎ４１１．６２・・・・Ｎ−型シリコン・ベース６４．
６６・・・・酸化物層、６８・・・・下部、７２・・・
・上部５０の下部、７４・・・・エミッタ、７６・・・
・コレクタ、７８・・・・ベース、８０・・・・絶縁層
８２．８４．８８・・・・金属線、８６・・・・階段
、９０・・・・ＰｔＳｉ層。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名） 第２図 第３図
Claims (4)
- （１）半導体本体と一体をなし上方に突出する半導体材
料の狭い突起部を有する半導体デバイス構造体。 - （２）上記突起部が、上記半導体材料を上記半導体本体
から誘電的に分離するための、誘電体物質からなる底部
を有してなる特許請求の範囲第（１）項記載の構造体。 - （３）上記半導体材料が単結晶シリコンである特許請求
の範囲第（２）項記載の構造体。 - （４）（ａ）第１の導電型の表面領域をもつ第２の導電
型の半導体本体を用意し、 （ｂ）上記表面領域上に、ほぼ垂直な外壁面をもつ狭い
寸法の絶縁体スタッドを形成し、（ｃ）上記スタッドを
マスクとして使用することにより上記半導体本体を非等
方的にエッチングして突出構造の狭い寸法の頂部を形成
し、 （ｄ）上記スタッドの壁面と上記頂部の壁面上に第１の
絶縁層を設けることにより第１の構造を形成し、 （ｅ）上記第１の構造をマスクとして使用することによ
り上記半導体本体を非等方的にエッチングして上記突出
構造の相対的に広い寸法の中間部を形成し、 （ｆ）上記第１の構造の壁面及び上記中間部の壁面上に
第２の絶縁層を設けることにより第２の構造を形成し、 （ｇ）上記第２の構造をマスクとして使用して上記半導
体本体を非等方的にエッチングすることにより上記表面
領域及び上記半導体本体の一部を完全に除去し、以て上
記突出構造の下部を形成する工程を有する、 突起部を有する半導体デバイス構造体の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US737745 | 1985-05-28 | ||
| US06/737,745 US4648173A (en) | 1985-05-28 | 1985-05-28 | Fabrication of stud-defined integrated circuit structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61276262A true JPS61276262A (ja) | 1986-12-06 |
| JPH07105392B2 JPH07105392B2 (ja) | 1995-11-13 |
Family
ID=24965133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61098438A Expired - Lifetime JPH07105392B2 (ja) | 1985-05-28 | 1986-04-30 | 突起部を有する半導体デバイス構造体 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4648173A (ja) |
| EP (1) | EP0205008B1 (ja) |
| JP (1) | JPH07105392B2 (ja) |
| CA (1) | CA1238117A (ja) |
| DE (1) | DE3666753D1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4916083A (en) * | 1987-05-11 | 1990-04-10 | International Business Machines Corporation | High performance sidewall emitter transistor |
| US4957875A (en) * | 1988-08-01 | 1990-09-18 | International Business Machines Corporation | Vertical bipolar transistor |
| US5287082A (en) * | 1992-07-02 | 1994-02-15 | Cornell Research Foundation, Inc. | Submicron isolated, released resistor structure |
| US5397904A (en) * | 1992-07-02 | 1995-03-14 | Cornell Research Foundation, Inc. | Transistor microstructure |
| US5358884A (en) * | 1992-09-11 | 1994-10-25 | Micron Technology, Inc. | Dual purpose collector contact and isolation scheme for advanced bicmos processes |
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