TWI512838B - 半導體製程 - Google Patents

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Description

半導體製程
本發明係關於一種半導體製程，特別係關於一種採用熱處理製程，以使鰭狀結構的側壁更平整的半導體製程。
隨著半導體元件尺寸的縮小，維持小尺寸半導體元件的效能是目前業界的主要目標。為了提高半導體元件的效能，目前已逐漸發展出各種鰭狀場效電晶體元件(Fin-shaped field effect transistor,FinFET)。鰭狀場效電晶體元件包含以下幾項優點。首先，鰭狀場效電晶體元件的製程能與傳統的邏輯元件製程整合，因此具有相當的製程相容性；其次，由於鰭狀結構之立體形狀增加了閘極與單晶矽的接觸面積，因此可增加閘極對於通道區域電荷的控制，從而降低小尺寸元件帶來的汲極引發的能帶降低(Drain Induced Barrier Lowering，DIBL)效應以及短通道效應(short channel effect)；此外，由於同樣長度的閘極具有更大的通道寬度，因此亦可增加源極與汲極間之電流量。
詳細而言，鰭狀場效電晶體元件中之鰭狀結構的形成方法：一般係以進行一蝕刻微影製程，圖案化於基底上之遮罩層。再將圖案化之遮罩層作為硬遮罩以將圖案轉移至基底，而於基底上形成至少一鰭狀結構。然而，以蝕刻微影製程所形成之鰭狀結構的側壁，其表面不平整並具有許多蝕刻所造成的缺陷，而導致品質不佳的通道區域且後續欲形成於其上之介層無法緊密覆蓋，因而降低形成於其上之半導體結構的電性品質。
本發明提出一種半導體製程，其進行一熱處理製程(尤其是一大於1200℃的熱處理製程)，以於鰭狀結構的側壁形成一熔融層，俾使鰭狀結構的側壁更平整。
本發明提供一種半導體製程，包含有下述步驟。首先，提供一基底。接著，形成至少一鰭狀結構於基底上及一氧化層於鰭狀結構以外之基底上。而後，進行一熱處理製程，以使至少部分鰭狀結構的側壁形成一熔融層。
本發明提供一種半導體製程，包含下述步驟。首先，提供一塊狀基底。接著，形成一遮罩層於塊狀基底上。接續，圖案化遮罩層並以遮罩層為一硬遮罩，形成至少一鰭狀結構。續之，形成一氧化層於鰭狀結構以外之塊狀基底上。其後，進行一大於1200℃的熱處理製程，以使至少部分鰭狀結構的側壁形成一熔融層。
本發明提供一種半導體製程，包含下述步驟。首先，提供一矽覆絕緣基底，包含一矽基底、一底氧化層位於矽基底上以及一矽層位於底氧化層上。接續，形成一遮罩層於矽層上。續之，進行一蝕刻微影製程，以圖案化遮罩層並以遮罩層為一硬遮罩，以使矽層形成至少一鰭狀結構，同時暴露出部分底氧化層，於鰭狀結構以外之矽覆絕緣基底上。之後，進行一大於1200℃的熱處理製程，以使至少部分鰭狀結構的側壁形成一熔融層。
基於上述，本發明提供一種半導體製程，其可藉由進行一熱處理製程(特別是大於1200℃的熱處理製程)，以使鰭狀結構的側壁形成一熔融層。如此，本發明可修復鰭狀結構側壁表面的缺陷並使其再結晶，以解決圖案化鰭狀結構時，鰭狀結構的側壁表面產生不平整的問題。
第1-10圖繪示本發明一實施例之半導體製程之剖面示意圖。如第1圖所示，提供一基底110，本實施例中基底110為一塊狀基底。當然，基底110可包含一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣基底等半導體基底。接著，形成一遮罩層20於基底110上，其中遮罩層20可包含一墊氧化層22及一氮化層24，位於墊氧化層22上。而後，再進行蝕刻暨微影製程，圖案化遮罩層20，並暴露出部分的基底110。
如第2圖所示，以遮罩層20為一硬遮罩，蝕刻基底110，以形成一鰭狀結構120。在另一實施例中，亦可圖案化遮罩層20以暴露出須形成鰭狀結構之基底110區域。然後，進行一磊晶製程以由此基底110區域中成長出一突出於遮罩層20的鰭狀結構(未繪示)。此外，本發明僅繪示一鰭狀結構120於基底110上，但在實際應用上，鰭狀結構120的個數亦可為複數個。
如第3圖所示，例如進行一淺溝隔離技術，以形成一氧化層130於鰭狀結構120以外之基底110上，但本發明不以此為限。淺溝隔離技術可包含：先選擇性地填充一襯墊層(未繪示)，其中襯墊層可例如為一氧化層形成於鰭狀結構120的側壁，以作為一緩衝層。而後，填充淺溝絕緣材質於鰭狀結構120以外之基底110上，其填入的材質可包含一氧化物，以於鰭狀結構120以外之基底110上形成氧化層(未繪示)。接著，進行一退火製程P1，以緻密化氧化層(未繪示)，其中熱退火製程P1的製程可包含通入氮氣且其製程溫度約1050℃。然後，例如進行一回蝕刻製程或一化學機械研磨製程(未繪示)，移除部份之氧化層(未繪示)而形成氧化層130。
如第4圖所示，進行一熱處理製程P2，以於鰭狀結構120的側壁表面S1形成一熔融層122。如此一來，形成此熔融層122，可修復鰭狀結構120的側壁表面S1因蝕刻所造成的各式缺陷並使其再結晶，以解決圖案化鰭狀結構120時，鰭狀結構120的側壁表面S1因蝕刻等製程而產生不平整的問題。換言之，本發明之採用熱處理製程P2，可使鰭狀結構120的側壁表面S1更為平整。因此，於後續製程中所形成於其上之半導體結構(例如一般會先覆蓋一層介電層於鰭狀結構120上)，則可均勻地形成於鰭狀結構120上，進而改善所形成之半導體結構的電性品質。在一實施例中，熱處理製程P2包含一雷射熱處理製程，但本發明不以此為限，凡可使鰭狀結構120的側壁表面S1形成一熔融層122之熱處理製程P2，皆可應用於本發明。在一較佳的實施態樣中，熱處理製程P2的製程溫度大於1200℃。又一更佳的實施例，當基底110為一矽基底，熱處理製程P2的製程溫度大於1300℃，俾使鰭狀結構120的側壁表面S1完全轉換為熔融態，以形成熔融層122。
如第5圖所示，在進行熱處理製程P2之後，再次移除部分氧化層130，以於鰭狀結構120的周圍形成所需的絕緣結構，例如淺溝隔離(STI)，並暴露出部分鰭狀結構120的側壁，其中氧化層130之移除方法，可包含進行一回蝕刻製程等，但本發明不以此為限。
另外，在另一實施例中，可如第6圖所示，在進行第3圖之步驟(形成氧化層130於鰭狀結構120以外之基底110上)後，可先例如以回蝕刻製程等方法移除部分氧化層130，以於鰭狀結構120的周圍形成所需的絕緣結構，例如淺溝隔離(STI)，並暴露出部分鰭狀結構120的側壁。接著，如第7圖所示，進行熱處理製程P2，以使鰭狀結構120的側壁表面S1形成熔融層122。如此一來，亦可達到上述之解決鰭狀結構120的側壁表面S1因蝕刻等製程而產生不平整的問題。然而，前者(如第4圖所示)進行熱處理製程P2之時間點優於後者(如第7圖所示)進行熱處理製程P2之時間點，因為前者係在 未暴露出鰭狀結構120的側壁(特別係未暴露於大氣中)即進行熱處理製程P2以形成熔融層122，因此鰭狀結構120的側壁不會被製程環境或者大氣中的氧氣等成分反應，其造成鰭狀結構120側壁的污染。當然，後者之實施例亦可配合製程需要而搭配進行。
接著，在進行第5圖或第7圖之步驟後(進行熱處理製程P2以形成熔融層122及回蝕刻氧化層130之後)，可如第8圖所示，選擇性進行一離子佈植製程，例如防止貫穿(anti-punch through)離子佈植製程，於鰭狀結構120及基底110之間。而後，依序移除氮化層24及墊氧化層22。接續，可再選擇性地進行一含氫的退火製程，俾進一步使鰭狀結構120的頂部圓角R化。
在此強調，本實施例係依序移除氮化層24及墊氧化層22，因而可於後續製程中形成三閘極場效電晶體(tri-gate MOSFET)。詳細而言，由於鰭狀結構120與後續形成之介電層之間具有三直接接觸面(包含二接觸側面及一接觸頂面)，因此被稱作三閘極場效電晶體(tri-gateMOSFET)。相較於平面場效電晶體，三閘極場效電晶體可藉由將上述三直接接觸面作為載子流通之通道，而在同樣的閘極長度下具有較寬的載子通道寬度，俾使在相同之驅動電壓下可獲得加倍的汲極驅動電流。
然而，在另一實施例中，亦可保留氮化層24及墊氧化層22，而於後續製程中形成另一具有鰭狀結構之多閘極場效電晶體(multi-gate MOSFET)－鰭式場效電晶體(fin field effect transistor,Fin FET)。鰭式場效電晶體中，由於保留了氮化層24及墊氧化層22，鰭狀結構120與後續將形成之介電層之間僅有兩接觸側面。
如第9圖所示，依序形成一介電層(未繪示)及一電極層(未繪示)於基底110上。接著，再圖案化電極層(未繪示)及介電層(未繪示)，以形成一閘極結構140，其中閘極結構140包含一介電層142及一電極層144，位於介電層140上。介電層140可例如為一氧化層或一高介電常數介電層。如為高介電常數介電層則可再包含形成一緩衝層於鰭狀結構120及高介電常數介電層之間，且高介電常數介電層可包含選自氧化鉿(hafnium oxide，HfO2 )、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4 )、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2 O3 )、氧化鑭(lanthanum oxide，La2 O3 )、氧化鉭(tantalum oxide，Ta2 O5 )、氧化釔(yttrium oxide，Y2 O3 )、氧化鋯(zirconium oxide，ZrO2 )、鈦酸鍶(strontium titanate oxide，SrTiO3 )、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4 )、鋯酸鉿(hafnium zirconium oxide，HfZrO4 )、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2 Ta2 O9 ,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrx Ti1-x O3 ,PZT)與鈦酸鋇鍶(barium strontium titanate,Bax Sr1-x TiO3 ,BST)所組成之群組。電極層144則可為一多晶矽電極層。當然，可再進行後續之其他半導體製程。例如，選擇性地形成一輕摻雜源/汲極區(未繪示)於閘極結構140相對兩側邊的鰭狀結構120中；形成一側壁子(未繪示)於閘極結構140的側壁上；形成一重摻雜源/汲極區(未繪示)於閘極結構140相對兩側邊的鰭狀結構120中等。此外，本發明可應用於一般多晶矽閘極製程、前閘極(Gate-First)製程或後閘極(Gate-Last)製程等。如為後閘極(Gate-Last)製程，多晶矽電極層則會以金屬電極層取代。詳細之製程步驟為本領域所熟知，故不再贅述。
此外，前述之實施例係以基底110為塊狀基底為例。但本發明亦可應用於矽覆絕緣基底。如第10-11圖所示，首先提供一矽覆絕緣基底210，其包含一矽基底212、一底氧化層214位於矽基底212上以及一矽層216位於底氧化層214上。接著，如第11圖所示，圖案化矽層216以形成鰭狀結構220，並暴露出部分底氧化層214，於鰭狀結構220以外之矽基底212上。如此一來，可形成鰭狀結構220於矽基底212上以及形成一氧化層(如底氧化層214)於鰭狀結構220以外之矽基底212上。帷，如第3圖所示，以矽基底110所形成之氧化層130僅位於鰭狀結構120以外之基底110上，而如第11圖所示，在矽覆絕緣基底210中，鰭狀結構220則會位於底氧化層214之上。再者，由於底氧化層214在形成鰭狀結構120時也已一併形成於基底110上，是以本發明之熱處理製程P2，則再形成底氧化層214後才進行，以在鰭狀結構220的側壁形成一熔融層222。如此一來，本發明可修復鰭狀結構220的側壁表面S2的缺陷並使側壁表面S2再結晶，以解決圖案化鰭狀結構220時，鰭狀結構220的側壁表面S2因蝕刻而產生不平整的問題。換言之，本發明之採用熱處理製程P2，可使鰭狀結構220的側壁表面S2更為平整。因此，於後續製程中所形成於其上之半導體結構(例如一般會先覆蓋一層介電層於鰭狀結構220上)，則可均勻地形成於鰭狀結構220上，進而改善所形成之半導體結構的電性品質。在一實施例中，熱處理製程P2包含一雷射熱處理製程，但本發明不以此為限。在一較佳的實施態樣中，熱處理製程P2的製程溫度大於1200℃。又一更佳的實施例中，熱處理製程P2的製程溫度大於1300℃，俾使鰭狀結構220的側壁表面S2完全轉換為熔融態，以形成熔融層222。
綜上所述，本發明提供一種半導體製程，其可藉由進行一熱處理製程，以於鰭狀結構的側壁形成一熔融層。如此，本發明可修復鰭狀結構側壁表面的缺陷並使側壁表面再結晶，以解決圖案化鰭狀結構時，鰭狀結構的側壁表面因蝕刻等製程而產生不平整的問題。具體而言，熱處理製程可為一雷射熱處理製程。在一較佳的實施態樣中，熱處理製程之製程溫度大於1200℃，特別係大於1300℃，以完整地熔融鰭狀結構的側壁表面。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
20．．．遮罩層
22．．．墊氧化層
24．．．氮化層
110、210．．．基底
120、220．．．鰭狀結構
122、222．．．熔融層
130．．．氧化層
140．．．閘極結構
142．．．介電層
144．．．電極層
212．．．矽基底
214．．．底氧化層
216．．．矽層
P1．．．退火製程
P2．．．熱處理製程
R．．．圓角
S1、S2．．．側壁表面
第1-5、8-9圖繪示本發明一實施例之半導體製程之剖面示意圖。
第6-7圖繪示本發明一實施例之半導體製程之剖面示意圖。
第10-11圖繪示本發明一實施例之半導體製程之剖面示意圖。
20‧‧‧遮罩層
22‧‧‧墊氧化層
24‧‧‧氮化層
110‧‧‧基底
120‧‧‧鰭狀結構
122‧‧‧熔融層
130‧‧‧氧化層
P2‧‧‧熱處理製程
S1‧‧‧側壁表面

Claims (22)

  1. 一種半導體製程，包含有：提供一基底；形成至少一鰭狀結構於該基底上及一氧化層於該鰭狀結構以外之該基底上；以及進行一熱處理製程，以於至少部分該鰭狀結構的側壁形成一熔融層。
  2. 如申請專利範圍第1項所述之半導體製程，其中該基底包含一塊狀基底或一矽覆絕緣基底。
  3. 如申請專利範圍第2項所述之半導體製程，其中形成該鰭狀結構於該塊狀基底的步驟，包含：形成一遮罩層於該塊狀基底上；以及進行一蝕刻微影製程，以圖案化該遮罩層並以該遮罩層為一硬遮罩，形成至少一鰭狀結構。
  4. 如申請專利範圍第2項所述之半導體製程，其中該矽覆絕緣基底，包含：一矽基底；一底氧化層位於該矽基底上；以及一矽層位於該底氧化層上。
  5. 如申請專利範圍第4項所述之半導體製程，其中形成該鰭狀結構的步驟，包含：圖案化該矽層以形成該鰭狀結構，並暴露出部分該底氧化層，於該鰭狀結構以外之該基底上。
  6. 如申請專利範圍第1項所述之半導體製程，其中該熱處理製程的製程溫度大於1200℃。
  7. 如申請專利範圍第6項所述之半導體製程，其中該熱處理製程的製程溫度大於1300℃。
  8. 如申請專利範圍第1項所述之半導體製程，其中該熱處理製程包含一雷射熱處理製程。
  9. 如申請專利範圍第1項所述之半導體製程，其中在進行該熱處理製程之後，更包含移除部分該氧化層。
  10. 如申請專利範圍第1項所述之半導體製程，其中在進行該熱處理製程之前，更包含移除部分該氧化層，並暴露出部分該鰭狀結構的側壁。
  11. 如申請專利範圍第1項所述之半導體製程，其中在形成該氧化層之後，更包含：進行一熱退火製程，以緻密化該氧化層。
  12. 如申請專利範圍第11項所述之半導體製程，其中該熱退火製程的製程溫度約1050℃。
  13. 一種半導體製程，包含有：提供一塊狀基底；形成一遮罩層於該塊狀基底上；圖案化該遮罩層並以該遮罩層為一硬遮罩，形成至少一鰭狀結構；形成一氧化層於該鰭狀結構以外之該塊狀基底上；以及進行一大於1200℃的熱處理製程，以於至少部分該鰭狀結構的側壁形成一熔融層。
  14. 如申請專利範圍第13項所述之半導體製程，其中該塊狀基底包含一塊狀矽基底或一塊狀含矽基底。
  15. 如申請專利範圍第13項所述之半導體製程，其中該熱處理製程的製程溫度大於1300℃。
  16. 如申請專利範圍第13項所述之半導體製程，其中該熱處理製程包含一雷射熱處理製程。
  17. 如申請專利範圍第13項所述之半導體製程，其中在進行該熱處理製程之後，更包含移除部分該氧化層，並暴露出部分該鰭狀結構的側壁。
  18. 如申請專利範圍第13項所述之半導體製程，其中在進行該熱處理製程之前，更包含移除部分該氧化層，並暴露出部分該鰭狀結構的側壁。
  19. 如申請專利範圍第13項所述之半導體製程，其中在形成該氧化層之後，更包含：進行一熱退火製程，以緻密化該氧化層。
  20. 一種半導體製程，包含有：提供一矽覆絕緣基底，包含一矽基底、一底氧化層位於該矽基底上以及一矽層位於該底氧化層上；形成一遮罩層於該矽層上；進行一蝕刻微影製程，以圖案化該遮罩層並以該遮罩層為一硬遮罩，以使該矽層形成至少一鰭狀結構，同時暴露出部分該底氧化層，於該鰭狀結構以外之該矽覆絕緣基底上；以及進行一大於1200℃的熱處理製程，以於至少部分該鰭狀結構的側壁形成一熔融層。
  21. 如申請專利範圍第20項所述之半導體製程，其中該熱處理製程的製程溫度大於1300℃。
  22. 如申請專利範圍第20項所述之半導體製程，其中該熱處理製程包含一雷射熱處理製程。
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