CN109148294A - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 88
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 239000010410 layer Substances 0.000 claims abstract description 162
- 239000011241 protective layer Substances 0.000 claims abstract description 117
- 238000000926 separation method Methods 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 238000005530 etching Methods 0.000 claims abstract description 23
- 239000000463 material Substances 0.000 claims description 54
- 239000007789 gas Substances 0.000 claims description 37
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 36
- 229910052710 silicon Inorganic materials 0.000 claims description 33
- 239000010703 silicon Substances 0.000 claims description 33
- 230000015572 biosynthetic process Effects 0.000 claims description 23
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 19
- 239000001301 oxygen Substances 0.000 claims description 19
- 229910052760 oxygen Inorganic materials 0.000 claims description 19
- 239000000377 silicon dioxide Substances 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 12
- 230000008021 deposition Effects 0.000 claims description 11
- 239000012530 fluid Substances 0.000 claims description 11
- 238000001039 wet etching Methods 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- 239000003795 chemical substances by application Substances 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 8
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 6
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 6
- 239000000376 reactant Substances 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- 229910003828 SiH3 Inorganic materials 0.000 claims description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 3
- 229910021529 ammonia Inorganic materials 0.000 claims description 3
- 239000001272 nitrous oxide Substances 0.000 claims description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 3
- 229910000077 silane Inorganic materials 0.000 claims description 3
- OLRJXMHANKMLTD-UHFFFAOYSA-N silyl Chemical compound [SiH3] OLRJXMHANKMLTD-UHFFFAOYSA-N 0.000 claims description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 2
- 239000013078 crystal Substances 0.000 claims 1
- 229910052757 nitrogen Inorganic materials 0.000 claims 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims 1
- 239000012071 phase Substances 0.000 description 9
- 230000001681 protective effect Effects 0.000 description 8
- 239000000126 substance Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 229910052732 germanium Inorganic materials 0.000 description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- UMVBXBACMIOFDO-UHFFFAOYSA-N [N].[Si] Chemical compound [N].[Si] UMVBXBACMIOFDO-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000003701 mechanical milling Methods 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Computer Hardware Design (AREA)
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Abstract
一种半导体结构及其形成方法，其中方法包括：提供基底，基底上具有鳍部，鳍部包括若干第一区和位于相邻第一区之间的第二区，鳍部第二区内具有开口；在基底上、鳍部侧壁和开口内具有初始隔离层；在初始隔离层和初始隔离层两侧的鳍部部分第一区上形成保护结构，保护结构包括：第一保护层和位于第一保护层侧壁的第二保护层，第一保护层密度较第二保护层密度大；采用刻蚀工艺去除部分初始隔离层，形成隔离层，隔离层的表面低于鳍部的顶部，且覆盖鳍部的部分侧壁。所形成的器件性能较好。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小。然而，随着晶体管尺寸的急剧减小，栅介质层厚度与工作电压不能相应改变使抑制短沟道效应的难度加大，使晶体管的沟道漏电流增大。
鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)的栅极成类似鱼鳍的叉状3D架构。FinFET的沟道凸出衬底表面形成鳍部，栅极覆盖鳍部的顶面和侧壁，从而使反型层形成在沟道各侧上，可于鳍部的两侧控制电路的接通与断开。
为了进一步提高半导体器件的集成度，一种方法是在鳍部内形成隔离结构，后续在所述隔离结构上形成替代栅极结构。所述替代栅极结构用于改善后续形成的外延层的形貌。
然而，形成所述替代栅极结构的难度较大。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以降低形成替代栅极结构的难度。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有鳍部，所述鳍部包括若干第一区和位于相邻第一区之间的第二区，所述鳍部第二区内具有开口；在所述基底上、鳍部的侧壁和开口内形成初始隔离层；在所述初始隔离层和初始隔离层两侧的鳍部部分第一区上形成保护结构，所述保护结构包括：第一保护层和位于第一保护层侧壁的第二保护层，第一保护层密度较所述第二保护层的密度大；采用刻蚀工艺去除部分初始隔离层，形成隔离层，所述隔离层的顶部表面低于鳍部的顶部表面，且覆盖鳍部的部分侧壁。
可选的，所述第一保护层的厚度为：2纳米～30纳米。
可选的，在形成所述隔离层的过程中，第一保护层和第二保护层的刻蚀选择比为：10：1～200：1。
可选的，所述保护结构的形成步骤包括：在所述初始隔离层和鳍部上形成掩膜层，所述掩膜层具有掩膜开口，所述掩膜开口的底部暴露出初始隔离层和初始隔离层两侧的鳍部部分第一区的顶部表面；在所述掩膜开口内形成所述保护结构。
可选的，沿鳍部延伸方向上，所述掩膜开口的尺寸为：32纳米～80纳米。
可选的，所述掩膜层的材料包括：氮化硅、非晶硅或者氮化钛。
可选的，所述掩膜层的材料包括非晶硅或者氮化钛时，所述第一保护层的材料包括：氮化硅、氮氧化硅、碳氮化硅或者氮硼化硅；所述第二保护层的材料包括：氧化硅。
可选的，所述掩膜层的材料为氮化硅时，所述第一保护层的材料包括：氧化硅，所述第二保护层的材料包括：氧化硅；所述第一保护层的形成工艺包括：低压化学气相沉积工艺或者高温原子层沉积工艺；所述第二保护层的形成工艺包括：等离子体增强化学气相沉积工艺、高密度等离子体化学气相沉积工艺或者流体化学气相沉积工艺。
可选的，所述第一保护层的形成工艺为：低压化学气相沉积工艺时，所述低压化学气相沉积工艺的参数包括：反应物包括硅源气体和氧源气体，所述硅源气体包括硅烷，所述硅源气体的流量为20标准毫升/每分钟～100标准毫升/每分钟，氧源气体包括一氧化二氮，所述氧源气体的流量为500标准毫升/每分钟～4800标准毫升/每分钟，压强为0.2托～8.5托，温度为750摄氏度～950摄氏度，时间为20秒～1000秒；所述第二保护层的形成工艺为：流体化学气相沉积工艺时，所述流体化学气相沉积工艺的参数包括：反应物包括硅源气体和氧源气体，硅源气体包括N(SiH3)3，氧源气体包括氧气，硅源气体的流量为20标准毫升/每分钟～10000标准毫升/每分钟，催化气体包括氨气，温度为30摄氏度～90摄氏度，压强为0.01托～10托。
可选的，所述初始隔离层的材料包括：氧化硅。
可选的，形成隔离层的工艺包括：湿法刻蚀工艺；所述湿法刻蚀工艺的参数包括：刻蚀剂包括氢氟酸溶液，刻蚀剂的质量百分比浓度为0.1％～1％。
可选的，在刻蚀去除部分初始隔离层的过程中，部分所述保护结构的顶部被去除。
可选的，形成所述隔离层之后，还包括：在所述保护结构上形成替代栅极结构，所述替代栅极结构位于初始隔离层和初始隔离层两侧的鳍部部分第一区上；形成横跨所述鳍部部分第一区的栅极结构；形成所述栅极结构和替代栅极结构之后，在所述栅极结构两侧的鳍部第一区内形成外延层，所述外延层覆盖部分替代栅极结构的侧壁。
可选的，所述外延层的形成步骤包括：以所述栅极结构和替代栅极结构为掩膜，在所述栅极结构两侧的鳍部第一区内形成源漏开口，所述源漏开口的侧壁和底部均暴露出基底；在所述源漏开口内形成所述外延层；所述基底的材料包括：硅；所述外延层的形成工艺包括外延生长工艺。
可选的，沿鳍部延伸方向上，所述开口的尺寸为：20纳米～50纳米。
相应的，本发明还提供一种采用上述方法形成的一种半导体结构，包括：基底，所述基底上具有鳍部，所述鳍部包括若干第一区和位于相邻第一区之间的第二区，所述鳍部的第二区内具有开口；所述开口内具有初始隔离层，所述初始隔离层上具有保护结构，所述保护结构包括：第一保护层和位于第一保护层侧壁的第二保护；所述基底上具有隔离层，所述隔离层的顶部表面低于鳍部的顶部表面，且覆盖鳍部的部分侧壁。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，去除部分初始隔离层，形成所述隔离层。在形成隔离层的过程中，所述保护结构的部分顶部也被去除。由于所述保护结构包括：第一保护层和位于第一保护层侧壁的第二保护层，因此，在去除部分所述初始隔离层的过程中，所述第一保护层的顶部和部分侧壁均被刻蚀，而所述第二保护层仅顶部表面被刻蚀。由于所述第一保护层的密度较第二保护层的密度大，因此，在形成隔离层的过程中，所述第一保护层的去除速率小于第二保护层的去除速率，使得第一保护层能够缩小保护结构顶部边缘区域的去除速率与保护结构中间区域的去除速率的差异，使得形成所述隔离层之后，所述保护结构的顶部表面相对平整，使得后续在所述保护结构上形成的替代栅极结构不易发生倾倒。
进一步，替代栅极结构位于初始隔离层和初始隔离层两侧的鳍部部分第一区上。后续于栅极结构两侧的鳍部第一区内形成外延层时，所述替代栅极结构用于限制所述外延层的生长空间，避免相邻外延层桥接。
附图说明
图1至图3是一种半导体结构的形成过程的结构示意图；
图4至图14是本发明第一实施例中半导体结构的形成过程的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：形成替代栅极结构的难度较大较差。
现结合一种半导体结构的形成方法，分析所述形成方法形成的形成替代栅极结构的难度较大较差的原因：
图1至图3是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底(图中未示出)，所述基底上具有鳍部100，所述鳍部100包括若干第一区A和位于相邻第一区A之间的第二区B，所述鳍部100第二区B内具有开口(图中未标出)；在所述基底、鳍部100的侧壁和开口内形成初始隔离层101；在所述初始隔离层101和鳍部100上形成掩膜层102，所述掩膜层102具有掩膜开口103，所述掩膜开口103的底部暴露出初始隔离层101和初始隔离层101两侧鳍部100的部分第一区A的顶部表面。
请参考图2，在所述掩膜开口103(见图1)内形成保护结构104；形成保护结构104之后，去除掩膜层102，暴露出鳍部100部分第一区A以及部分初始隔离层101的顶部表面。
请参考图3，去除掩膜层102之后，去除部分初始隔离层101，形成隔离层105，所述隔离层105的顶部表面低于鳍部100的顶部表面，且覆盖鳍部100的部分侧壁。
然而，采用上述方法制备的半导体器件的性能较差，原因在于：
上述方法中，所述初始隔离层101的材料包括：氧化硅，所述隔离层105的形成工艺包括：湿法刻蚀工艺，所述湿法刻蚀工艺的参数包括：刻蚀剂包括氢氟酸溶液。由于所述保护结构104的材料包括：氧化硅，因此，采用湿法刻蚀工艺去除部分初始隔离层101的过程中，所述保护结构104部分顶部也被去除。
具体的，在去除部分初始隔离层101的过程中，所述初始保护结构104顶部被去除的部分包括：初始保护结构104的顶部边缘区域1和初始保护结构104的顶部中间区域2。所述保护结构104的顶部边缘区域1的去除速率包括：初始保护结构104顶部边缘区域1侧壁的第一刻蚀速率和初始保护结构104顶部边缘区域1顶部的第二刻蚀速率，而所述保护结构104的顶部中间区域2仅具有第三刻蚀速率。由于所述保护结构104为单层结构，所述保护结构104的材料包括：氧化硅，因此，第一刻蚀速率、第二刻蚀速率和第三刻蚀速率均相同，使得所述初始保护结构104顶部边缘区域1的刻蚀速率大于初始保护结构104顶部的中间区域2，随着刻蚀时间的累积，使得保护结构104的顶部边缘区域1的去除量大于保护结构104的顶部中间区域2的去除量。即：形成所述隔离层105之后，保护结构104的顶部表面呈凸型。
形成所述隔离层105之后，在保护结构104的顶部表面形成替代栅极结构。由于所述刻蚀剂使得保护结构104的顶部表面呈凸型，因此，在保护结构104上形成替代栅极结构易向栅极结构106顶部的凹陷处发生倾倒，使得所述替代栅极结构的底部表面无法覆盖初始隔离层101两侧鳍部100部分第一区A的顶部表面。
后续形成横跨鳍部100部分第一区A的栅极结构。以栅极结构和替代栅极结构为掩膜，在栅极结构两侧的鳍部100第一区A内形成外延层。所述外延层的形成步骤包括：以栅极结构和替代栅极结构为掩膜，在栅极结构两侧的鳍部100第一区A内形成源漏开口；在所述源漏开口内外延生长形成外延层。由于替代栅极结构的底部表面无法覆盖初始隔离层101两侧的鳍部100部分第一区A的顶部表面，使得以栅极结构和替代栅极结构为掩膜，在栅极结构两侧的鳍部100第一区A内形成的源漏开口的侧壁暴露出开口内的初始隔离层101的侧壁，而所述初始隔离层101不能为后续外延生长形成外延层提供硅源，使得所形成的外延层的形貌较差，不利于提高半导体器件的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，通过在所述初始隔离层和初始隔离层两侧的鳍部部分第一区上形成保护结构，所述保护结构包括：第一保护层和位于第一保护层侧壁的第二保护层，所述第一保护层的密度大于第二保护层的密度；形成所述隔离层。所述方法使得后续在保护结构上形成的替代栅极结构不易发生倾倒。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图14是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图4，提供初始基底200，所述初始基底200上具有第一氧化层201，所述第一氧化层201上具有第一掩膜层202。
在本实施例中，所述初始基底200的材料为硅。在其他实施例中，所述初始基底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。
在本实施例中，所述第一氧化层201的材料包括：氧化硅，所述第一氧化层201的形成工艺包括：流体化学气相沉积工艺。所述第一氧化层201用于作为初始基底200与后续在第一氧化层201上形成的第一掩膜层之间的缓冲层。在其他实施例中，初始基底上仅具有第一掩膜层。
所述第一掩膜层202的材料包括：氮化硅，所述第一掩膜层202用于后续形成基底和鳍部时作为掩膜。
请参考图5和图6，图6为图5沿A-A1的剖面结构示意图，图5为图6沿B-B1线的剖面示意图，图形化所述第一掩膜层202；以图形化第一掩膜层202为掩膜，刻蚀所述初始基底200，形成基底203和位于基底203上的鳍部204，所述鳍部204包括若干第一区Ⅰ和位于相邻第一区Ⅰ之间的所述第二区Ⅱ，所述鳍部204第二区Ⅱ内具有开口205；在基底203上、鳍部204的侧壁和顶部表面以及开口205内形成第二氧化层223。
在本实施例中，所述初始基底200的材料为硅。相应的，所述基底203的材料为硅，所述鳍部204的材料为硅。在其他实施例中，所述基底的材料包括：锗基底、硅锗基底、绝缘体上硅或绝缘体上锗。所述鳍部的材料包括：锗基底、硅锗基底、绝缘体上硅或绝缘体上锗。
所述基底203上具有多个鳍部204，多个鳍部204沿垂直于所述鳍部204延伸的方向上排列。在本实施例中，所述鳍部204的个数为：4个，在其他实施例中，所述鳍部的个数为1个～3个；或者，所述鳍部的个数为：4个以上。
后续形成横跨所述鳍部204部分第一区Ⅰ的栅极结构。
后续在初始隔离层和初始隔离层两侧的鳍部204的部分第一区Ⅰ的顶部表面形成替代栅极结构。
沿鳍部204延伸方向上，所述开口205的尺寸为：20纳米～50纳米。
所述开口205用于后续容纳初始隔离层。所述鳍部204的顶部表面具有部分第一氧化层201和位于第一氧化层201上的第一掩膜层202。
所述第二氧化层223的材料包括：氧化硅，所述第二氧化层223的形成工艺包括：流体化学气相沉积工艺。
所述第二氧化层223用于后续形成初始隔离材料膜时，保护所述基底203以及鳍部204。
在其他实施例中，形成所述基底和鳍部之后，不形成第二氧化层。
请参考图7，在所述第二氧化层223上形成初始隔离材料膜206。
需要说明的是，是图6基础上的结构示意图
所述初始隔离材料膜206用于后续形成隔离层。
在本实施例中，所述初始隔离材料膜206的材料为氧化硅。在其他实施例中，所述初始隔离材料膜的材料包括：氮氧化硅。
在本实施例中，所述初始隔离材料膜206的形成工艺包括：流体化学气相沉积工艺。
采用流体化学气相沉积工艺形成的初始隔离材料膜206对开口205以及相邻鳍部204之间的间隙的填充能力较强，形成的初始隔离材料膜206的隔离性能好。
在形成初始隔离材料膜206的过程中，所述第二氧化层223保护所述基底203和鳍部204，使得所述基底203和鳍部204受到的损伤较小，有利于提高半导体器件的性能。
请参考图8，去除部分初始隔离材料膜206、以及位于鳍部204上的第二氧化层、第一掩膜层202以及第一氧化层201，直至暴露出鳍部204的顶部表面，形成初始隔离层207。
去除部分初始隔离材料膜206、以及位于鳍部204上的第二氧化层、第一掩膜层202以及第一氧化层201的工艺包括：化学机械研磨工艺。
所述初始隔离层207用于后续形成隔离层。
请参考图9，在所述初始隔离层207和鳍部204的顶部表面形成第三氧化层208。
所述第三氧化层208的材料包括：氧化硅，所述第三氧化层208的形成工艺包括：流体化学气相沉积工艺。
所述第三氧化层208作为初始隔离层207、以及鳍部204与后续在初始隔离层207和鳍部204上形成的掩膜层之间的缓冲层。
在其他实施例中，在所述初始隔离层和鳍部的顶部表面不形成所述第三氧化层。
形成所述初始隔离层207之后，在所述初始隔离层207和初始隔离层207两侧鳍部204部分第一区Ⅰ上形成保护结构，形成所述保护结构之前，还包括：在所述第三氧化层208上形成掩膜层，具体请参考图10。
请参考图10，在所述第三氧化层208形成掩膜层209，所述掩膜层209具有掩膜开口210，所述掩膜开口210的底部暴露出开口205(见图6)内初始隔离层207(见图9)和开口205内初始隔离层207两侧鳍部204的部分第一区Ⅰ上的第三掩膜层208的顶部表面。
在本实施例中，所述掩膜层209的材料为：氮化硅。在其他实施例中，所述掩膜层的材料包括：非晶硅或者氮化钛。所述掩膜开口210用于后续容纳保护结构。
所述掩膜开口210沿鳍部204延伸方向上的尺寸为：32纳米～80纳米。选择所述掩膜开口210沿鳍部204延伸方向上的尺寸的意义在于：若所述掩膜开口210沿鳍部204延伸方向上的尺寸小于32纳米，使得后续在掩膜开口210内形成的保护结构沿鳍部204延伸方向上的尺寸过小，进而使得后续形成的外延层的形貌较差，不利于提高半导体结构的性能；若所述掩膜开口210沿鳍部204延伸方向上的尺寸大于80纳米，使得后续在掩膜开口210内形成的保护结构沿鳍部204延伸方向上的尺寸过大，不利于提高器件的集成度。
所述掩膜开口210的底部暴露出开口205内初始隔离层207上的第三氧化层208的顶部表面的意义在于：使得后续在掩膜开口210内形成的保护结构位于开口205内的初始隔离层207上，进而使得后续去除部分初始隔离层207时，保护结构保护开口205内的初始隔离层207不被去除。
而所述掩膜开口210的底部暴露出开口205内初始隔离层207两侧鳍部204的部分第一区Ⅰ上的第三掩膜层208的顶部表面的意义在于：使得后续在保护结构上形成的替代栅极结构还位于开口205内初始隔离层207两侧鳍部204部分第一区Ⅰ上，有利于后续形成形貌良好的外延层。
后续在掩膜开口210内形成保护结构，所述保护结构包括：第一保护层和位于第一保护层侧壁的第二保护层。由于形成所述保护结构之后，需去除掩膜层209，因此，所述掩膜层209的材料与第一保护层不相同，以保证去除所述掩膜层209时，所述第一保护层不被去除。所述第一保护层用于减缓保护结构顶部边缘区域的去除速率与保护结构中间区域的去除速率的差异，从而使得后续形成隔离层后，所述保护结构的顶部表面仍平整，有利于后续在保护结构上形成替代栅极结构。
请参考图11，在所述掩膜层209上、掩膜开口210的侧壁和底部表面，形成第一保护层211。
所述第一保护层211的厚度为：2纳米～30纳米，选择所述第一保护层211的的厚度的意义在于：若所述第一保护层211的厚度小于2纳米，使得后续形成隔离层时，第一保护层211用于减缓保护结构顶部边缘区域的去除速率的能力不够，使得形成所述隔离层之后，保护结构的顶部表面呈凸型，后续在保护结构上形成替代栅极结构易向保护结构顶部的凹陷处发生倾倒；若所述第一保护层211的厚度大于30纳米，使得保护结构的顶部表面也不平整，后续在保护结构上形成替代栅极结构也易向保护结构顶部的凹陷处发生倾倒。
在本实施例中，所述掩膜层209的材料为氮化硅，所述第一保护层211的材料包括：氧化硅，能够使第一保护层211相对于掩膜层209具有较高的刻蚀选择性，使得后续去除掩膜层209时，第一保护层211不被去除。在其他实施例中，所述掩膜层的材料包括：非晶硅或者氮化钛，所述第一保护层的材料包括：氮化硅、氮氧化硅、碳氮化硅或者氮硼化硅，第二保护层的材料包括：氧化硅，能够使第一保护层相对于掩膜层具有较高的刻蚀选择比，使得后续去除掩膜层时，第一保护层不被去除。
所述第一保护层211的形成工艺是高温制程工艺。
在本实施例中，所述高温制程工艺包括：低压化学气相沉积工艺，所述低压化学气相沉积工艺的参数包括：反应物包括硅源气体和氧源气体，所述硅源气体包括硅烷，所述硅源气体的流量为20标准毫升/每分钟～100标准毫升/每分钟，氧源气体包括一氧化二氮，所述氧源气体的流量为500标准毫升/每分钟～4800标准毫升/每分钟，压强为0.2托～8.5托，温度为750摄氏度～950摄氏度，时间为20秒～1000秒。
在其他实施例中，所述高温制程工艺包括：高温原子层沉积工艺。
请参考图12，在所述第一保护层211上形成第二保护膜212。
所述第二保护膜212的材料包括：氧化硅。
在本实施例中，所述第二保护膜212的形成工艺为：流体化学气相沉积工艺。所述流体化学气相沉积工艺的参数包括：反应物包括硅源气体和氧源气体，硅源气体包括N(SiH3)3，氧源气体包括氧气，硅源气体的流量为20标准毫升/每分钟～10000标准毫升/每分钟，催化气体包括氨气，温度为30摄氏度～90摄氏度，压强为0.01托～10托。所述第二保护膜212用于后续形成第二保护层。
在其他实施例中，所述第二保护膜212的形成工艺包括：等离子体增强化学气相沉积工艺或者高密度等离子体化学气相沉积工艺。
所述第二保护膜212用于后续形成第二保护层。
请参考图13，平坦化所述第二保护膜212，直至暴露出掩膜层209(见图12)的顶部表面，在掩膜开口210(见图11)内形成第二保护层213；形成所述第二保护层213之后，去除掩膜层209，暴露出鳍部204第一区Ⅰ和初始隔离层207上的第三氧化层208的顶部表面。
所述平坦化所述第二保护膜212的工艺包括：化学机械研磨工艺。
形成第二保护层213的过程中，位于掩膜层209顶部表面的第一保护层211和第二保护膜212均被去除。
去除第二掩膜层209的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺。
所述保护结构包括：位于掩膜开口210(见图13)侧壁的第一保护层211以及位于第一保护层211侧壁的第二保护层213。
所述保护结构用于保护开口205内的初始隔离层207。
后续在保护结构上形成替代栅极结构。
请参考图14，去除鳍部204第一区Ⅰ和初始隔离层207(见图13)上的第三氧化层208；去除所述第三氧化层208之后，去除部分初始隔离层207(见图13)，形成隔离层214，所述隔离层214的顶部表面低于鳍部204的顶部表面，且覆盖鳍部204的部分侧壁。
形成隔离层214的工艺包括：湿法刻蚀工艺；所述湿法刻蚀工艺的参数包括：刻蚀剂包括氢氟酸溶液，刻蚀剂的质量百分比浓度为0.1％～1％。
在形成隔离层214的过程中，保护结构部分顶部也被所述刻蚀剂去除。
所述保护结构包括：第一保护层211和位于第一保护层211侧壁的第二保护层213。
所述第一保护层211的密度较第二保护层213的密度大，使得第一保护层211的硬度较第二保护层213的硬度大，使得在去除部分初始隔离层207的过程中，所述第一保护层211和第二保护层213具有不同的刻蚀选择比，且所述第一保护层211的去除速率小于第二保护层213的去除速率。
在本实施例中，在形成隔离层214的过程中，所述第一保护层211和第二保护层213的刻蚀选择比为：10：1～200：1。
选择所述第一保护层211和第二保护层213的刻蚀选择比的意义在于：若所述第一保护层211和第二保护层213的刻蚀选择比小于10：1，使得在形成隔离层214的过程中，所述第一保护层211用于减弱保护结构顶部边缘区域的去除速率的能力过小，使得形成隔离层214之后，保护结构的顶部呈凸型，使得后续在保护结构上形成替代栅极结构易向保护结构顶部的凹陷处发生倾倒；若所述第一保护层211和第二保护层213的刻蚀选择比大于200：1，使得在形成隔离层214的过程中，第一保护层211被去除的难度较大，使得形成隔离层214之后，保护结构的顶部仍不平整，使得后续在保护结构上形成替代栅极结构向保护结构顶部的凹陷处也易发生倾倒。
所述保护结构包括：第一保护层211和位于第一保护层211侧壁的第二保护层213，因此，在去除部分初始隔离层207的过程中，所述第一保护层211的侧壁和顶部均被刻蚀，而所述第二保护层213仅顶部表面被刻蚀。由于第一保护层211的密度较第二保护层213的密度大，使得在去除部分初始隔离层207的过程中，所述第一保护层211的去除速率小于第二保护层213的去除速率，因此，第一保护层211能够减小保护结构顶部边缘区域的去除速率，进而缩小保护结构顶部边缘区域的去除速率与保护结构顶部中间区域的去除速率的差异，使得形成所述隔离层214之后，所述保护结构的顶部表面仍平整，使得后续在所述保护结构上形成替代栅极结构不易发生倾倒。
形成所述隔离层214之后，还包括：在所述保护结构上形成替代栅极结构，所述替代栅极结构位于开口205内初始隔离层207和开口205内初始隔离层207两侧鳍部204部分第一区Ⅰ上；形成横跨部分所述鳍部204第一区Ⅰ的栅极结构；形成所述栅极结构和替代栅极结构之后，在所述栅极结构两侧的鳍部204第一区Ⅰ内形成外延层，所述外延层覆盖部分替代栅极结构的侧壁。
所述外延层的形成步骤包括：以所述栅极结构和替代栅极结构为掩膜，在所述栅极结构两侧的鳍部204第一区Ⅰ内形成源漏开口；在所述源漏开口内形成所述外延层.
所述外延层的形成工艺包括外延生长工艺。
在形成外延层时，所述替代栅极结构用于限制所述外延层的生长空间，避免相邻外延层桥接。
相应的，本发明还提供一种采用上述方法所形成的半导体结构，请参考图14，包括：
基底203，所述基底203上具有鳍部204，所述鳍部204包括若干第一区Ⅰ和位于相邻第一区Ⅰ之间的第二区Ⅱ，所述鳍部204的第二区Ⅱ内具有开口205(见图6)；
所述开口205内具有初始隔离层207(见图8)，所述初始隔离层207上具有保护结构，所述保护结构包括：第一保护层211和位于第一保护层211侧壁的第二保护213；
所述基底203上具有隔离层214，所述隔离层214的顶部表面低于鳍部204的顶部表面，且覆盖鳍部204的部分侧壁。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有鳍部，所述鳍部包括若干第一区和位于相邻第一区之间的第二区，所述鳍部第二区内具有开口；
在所述基底上、鳍部的侧壁和开口内具有初始隔离层；
在所述初始隔离层和和初始隔离层两侧的鳍部部分第一区上形成保护结构，所述保护结构包括：第一保护层和位于所述第一保护层侧壁的第二保护层，第一保护层密度较所述第二保护层密度大；
采用刻蚀工艺去除部分初始隔离层，形成隔离层，所述隔离层的顶部表面低于鳍部的顶部表面，且覆盖鳍部的部分侧壁。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一保护层的厚度为：2纳米～30纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述隔离层的过程中，第一保护层和第二保护层的刻蚀选择比为：10：1～200：1。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护结构的形成步骤包括：在所述初始隔离层和鳍部上形成掩膜层，所述掩膜层具有掩膜开口，所述掩膜开口的底部暴露出初始隔离层和初始隔离层两侧的鳍部部分第一区的顶部表面；在所述掩膜开口内形成所述保护结构。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，沿鳍部延伸方向上，所述掩膜开口的尺寸为：32纳米～80纳米。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料包括：氮化硅、非晶硅或者氮化钛。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料包括非晶硅或者氮化钛时，所述第一保护层的材料包括：氮化硅、氮氧化硅、碳氮化硅或者氮硼化硅；所述第二保护层的材料包括：氧化硅。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料为氮化硅时，所述第一保护层的材料包括：氧化硅，所述第二保护层的材料包括：氧化硅；所述第一保护层的形成工艺包括：低压化学气相沉积工艺或者高温原子层沉积工艺；所述第二保护层的形成工艺包括：等离子体增强化学气相沉积工艺、高密度等离子体化学气相沉积工艺或者流体化学气相沉积工艺。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一保护层的形成工艺为：低压化学气相沉积工艺时，所述低压化学气相沉积工艺的参数包括：反应物包括硅源气体和氧源气体，所述硅源气体包括硅烷，所述硅源气体的流量为20标准毫升/每分钟～100标准毫升/每分钟，氧源气体包括一氧化二氮，所述氧源气体的流量为500标准毫升/每分钟～4800标准毫升/每分钟，压强为0.2托～8.5托，温度为750摄氏度～950摄氏度，时间为20秒～1000秒；所述第二保护层的形成工艺为：流体化学气相沉积工艺时，所述流体化学气相沉积工艺的参数包括：反应物包括硅源气体和氧源气体，硅源气体包括N(SiH3)3，氧源气体包括氧气，硅源气体的流量为20标准毫升/每分钟～10000标准毫升/每分钟，催化气体包括氨气，温度为30摄氏度～90摄氏度，压强为0.01托～10托。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始隔离层的材料包括：氧化硅。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成隔离层的工艺包括：湿法刻蚀工艺；所述湿法刻蚀工艺的参数包括：刻蚀剂包括氢氟酸溶液，刻蚀剂的质量百分比浓度为0.1％～1％。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，在刻蚀去除部分初始隔离层的过程中，部分所述保护结构的顶部被去除。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离层之后，还包括：在所述保护结构上形成替代栅极结构，所述替代栅极结构位于初始隔离层和初始隔离层两侧的鳍部部分第一区上；形成横跨所述鳍部部分第一区的栅极结构；形成所述栅极结构和替代栅极结构之后，在所述栅极结构两侧的鳍部第一区内形成外延层，所述外延层覆盖部分替代栅极结构的侧壁。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述外延层的形成步骤包括：以所述栅极结构和替代栅极结构为掩膜，在所述栅极结构两侧的鳍部第一区内形成源漏开口，所述源漏开口的侧壁和底部均暴露出基底；在所述源漏开口内形成所述外延层；所述基底的材料包括：硅；所述外延层的形成工艺包括外延生长工艺。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，沿鳍部延伸方向上，所述开口的尺寸为：20纳米～50纳米。
16.一种采用如权利要求1至15任一项方法所形成的半导体结构，
其特征在于，包括：
基底，所述基底上具有鳍部，所述鳍部包括若干第一区和位于相邻第一区之间的第二区，所述鳍部的第二区内具有开口；
所述开口内具有初始隔离层，所述初始隔离层上具有保护结构，所述保护结构包括：第一保护层和位于第一保护层侧壁的第二保护层；
所述基底上具有隔离层，所述隔离层的顶部表面低于鳍部的顶部表面，且覆盖鳍部的部分侧壁。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
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| CN201710443157.5A Active CN109148294B (zh) | 2017-06-13 | 2017-06-13 | 半导体结构及其形成方法 |
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| Country | Link |
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