CN109148577B - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN109148577B
CN109148577B CN201710457648.5A CN201710457648A CN109148577B CN 109148577 B CN109148577 B CN 109148577B CN 201710457648 A CN201710457648 A CN 201710457648A CN 109148577 B CN109148577 B CN 109148577B
Authority
CN
China
Prior art keywords
region
initial
groove
area
fin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710457648.5A
Other languages
English (en)
Other versions
CN109148577A (zh
Inventor
张海洋
刘盼盼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710457648.5A priority Critical patent/CN109148577B/zh
Publication of CN109148577A publication Critical patent/CN109148577A/zh
Application granted granted Critical
Publication of CN109148577B publication Critical patent/CN109148577B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体器件及其形成方法，其中方法包括：提供衬底，所述衬底上具有若干鳍部；形成初始掺杂区和介质层，初始掺杂区分别位于所述若干鳍部中，初始掺杂区包括底区域和位于底区域上的顶区域，介质层覆盖鳍部、初始掺杂区和衬底；在介质层中形成贯穿介质层的沟槽，所述初始掺杂区位于沟槽底部，且所述沟槽暴露出顶区域；刻蚀去除沟槽底部的顶区域，使底区域形成掺杂区。所述方法提高了沟槽底部不同鳍部中掺杂区顶部表面的形貌一致性，提高了半导体器件的可靠性。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，位于栅极结构一侧半导体衬底内的源区和位于栅极结构另一侧半导体衬底内的漏区。MOS晶体管的工作原理是：通过在栅极结构施加电压，调节通过栅极结构底部沟道的电流来产生开关信号。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。而鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁表面的栅极结构，位于栅极结构一侧的鳍部内的源区和位于栅极结构另一侧的鳍部内的漏区。
然而，现有的鳍式场效应晶体管构成的半导体器件的性能有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以提高不同鳍部中掺杂区顶部表面的形貌一致性。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底上具有若干鳍部；形成初始掺杂区和介质层，初始掺杂区分别位于所述若干鳍部中，初始掺杂区包括底区域和位于底区域上的顶区域，介质层覆盖鳍部、初始掺杂区和衬底；在介质层中形成贯穿介质层的沟槽，所述初始掺杂区位于沟槽底部，且所述沟槽暴露出顶区域；刻蚀去除沟槽底部的顶区域，使底区域形成掺杂区。
可选的，在垂直于衬底顶部表面的方向上，所述顶区域尺寸为所述底区域尺寸的50％～90％。
可选的，还包括：形成栅极结构，所述栅极结构横跨所述若干鳍部、覆盖鳍部的部分顶部表面和部分侧壁表面，所述初始掺杂区分别位于栅极结构两侧的鳍部中，介质层还覆盖栅极结构；所述沟槽分别位于栅极结构两侧；形成掺杂区后，掺杂区分别位于栅极结构两侧的鳍部中。
可选的，刻蚀去除沟槽底部的顶区域的方法包括：在所述沟槽中形成阻挡层，所述阻挡层覆盖沟槽底部的初始掺杂区和鳍部，所述阻挡层还位于沟槽底部的衬底上，且鳍部两侧阻挡层的顶部表面高于初始掺杂区的顶部表面，初始掺杂区顶部表面的阻挡层具有第一厚度，鳍部两侧衬底上的阻挡层具有第二厚度，第一厚度小于第二厚度；回刻蚀阻挡层和初始掺杂区直至去除顶区域；回刻蚀阻挡层和初始掺杂区后，去除阻挡层。
可选的，所述阻挡层的材料为碳氟聚合物、碳氢氟聚合物或碳氮聚合物；所述阻挡层通过在干刻蚀机台中形成。
可选的，所述阻挡层的材料为碳氟聚合物或碳氢氟聚合物；形成所述阻挡层的工艺参数包括：采用的气体包括碳氟基气体、碳氢氟基气体、Cl2和Ar，碳氟基气体的流量为10sccm～500sccm，碳氢氟基气体的流量为10sccm～500sccm，Cl2的流量为10sccm～500sccm，Ar的流量为10sccm～500sccm，等离子体化源功率为400瓦～2000瓦，偏置功率为0瓦，温度为30摄氏度～90摄氏度。
可选的，所述阻挡层的材料为碳氮聚合物；形成所述阻挡层的工艺参数包括：采用的气体包括CH4和N2，CH4的流量为10sccm～500sccm，N2的流量为10sccm～500sccm，等离子体化源功率为200瓦～2000瓦，偏置功率为0瓦～500瓦，温度为0摄氏度～80摄氏度。
可选的，回刻蚀阻挡层和初始掺杂区的工艺为干刻蚀工艺，参数包括：采用的气体包括NF3、CF4、O2、CH2F2、C4F8和CHF3，NF3的流量为50sccm～300sccm，CF4的流量为0sccm～200sccm，O2的流量为0sccm～100sccm，CH2F2的流量为0sccm～100sccm，C4F8的流量为0sccm～100sccm，CHF3的流量为0sccm～100sccm，源射频功率为100瓦～200瓦，偏置电压为0伏～500伏，腔室压强为5mtorr～200mtorr。
可选的，所述栅极结构具有相对的第一侧和第二侧，所述掺杂区分别位于栅极结构的第一侧和第二侧的鳍部中；所述半导体器件的形成方法还包括：刻蚀去除沟槽底部的顶区域后，在所述沟槽中形成源漏插塞，栅极结构第一侧的源漏插塞和栅极结构第一侧的各个掺杂区的顶部表面接触，栅极结构第二侧的源漏插塞和栅极结构第二侧的各个掺杂区的顶部表面接触。
可选的，所述掺杂区的材料为掺杂有源漏离子的锗；所述半导体器件的形成方法还包括：在形成所述源漏插塞之前，对所述掺杂区的顶部表面进行等离子体处理。
可选的，所述等离子体处理采用的气体为含氟和硫的气体。
可选的，所述等离子体处理采用的气体为SF6。
可选的，所述衬底上还具有隔离结构，所述隔离结构覆盖鳍部的部分侧壁表面；所述栅极结构和介质层还位于隔离结构上；所述沟槽的侧壁暴露出介质层；所述半导体器件的形成方法还包括：在形成所述掺杂区之前，形成第一保护层，第一保护层位于初始掺杂区的侧壁、栅极结构两侧的鳍部侧壁和隔离结构表面，且第一保护层暴露出初始掺杂区的顶部表面；在形成所述掺杂区之前，所述沟槽还暴露出位于栅极结构两侧鳍部侧壁、初始掺杂区侧壁以及隔离结构表面的第一保护层；在刻蚀去除沟槽底部的顶区域的过程中，刻蚀去除顶区域侧壁的第一保护层，使第一保护层形成第二保护层，第二保护层位于掺杂区的侧壁、栅极结构两侧的鳍部侧壁和隔离结构表面且暴露出掺杂区的顶部表面。
可选的，所述第二保护层的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
可选的，在进行所述等离子体处理之前，且在形成所述掺杂区和第二保护层后，在所述沟槽的侧壁形成覆盖层；以所述第二保护层和覆盖层为掩膜进行所述等离子体处理；进行所述等离子体处理之后，去除所述覆盖层。
可选的，所述覆盖层的材料为碳氟聚合物、碳氢氟聚合物或碳氮聚合物。
可选的，所述第一保护层还位于栅极结构的侧壁；所述第二保护层还位于栅极结构的侧壁；形成所述第二保护层后，所述介质层还覆盖栅极结构侧壁的第二保护层；所述半导体器件的形成方法还包括：形成初始保护层，初始保护层覆盖栅极结构侧壁、初始掺杂区表面、栅极结构两侧鳍部的侧壁和隔离结构表面；在形成沟槽之前，所述介质层还覆盖所述初始保护层；在形成所述沟槽的过程中，去除顶区域的顶部表面的初始保护层，使所述沟槽暴露出顶区域的顶部表面，且使初始保护层形成所述第一保护层。
可选的，所述衬底中具有第一阱区和与第一阱区在水平方向连接的第二阱区，第二阱区和第一阱区的导电类型相反；所述若干鳍部包括位于第一阱区表面的集电极鳍、以及位于第二阱区表面的发射极鳍与基极鳍，基极鳍位于集电极鳍和发射极鳍之间；初始掺杂区包括位于集电极鳍中的初始集电掺杂区、位于基极鳍中的初始基掺杂区以及位于发射极鳍中的初始发射掺杂区；初始集电掺杂区包括集电底区和位于集电底区上的集电顶区，初始基掺杂区包括基底区和位于基底区上的基顶区，初始发射掺杂区包括发射底区和位于发射底区上的发射顶区；所述沟槽包括相互分立的集电沟槽、基沟槽和发射沟槽，初始集电掺杂区位于集电沟槽底部，初始基掺杂区位于基沟槽底部，初始发射掺杂区位于发射沟槽底部，集电沟槽暴露出集电顶区，基沟槽暴露出基顶区，发射沟槽暴露出发射顶区；刻蚀去除集电沟槽底部的集电顶区、基沟槽底部的基顶区和发射沟槽底部的发射顶区，使集电底区形成集电掺杂区，使基底区形成基掺杂区，使发射底区形成发射掺杂区。
可选的，所述衬底中具有第一阱区和与第一阱区在水平方向连接的第二阱区，第二阱区和第一阱区的导电类型相反；所述若干鳍部包括位于第一阱区表面的第一鳍部和位于第二阱区表面的第二鳍部；初始掺杂区包括位于第一鳍部中的初始第一掺杂区、以及位于第二鳍部中的初始第二掺杂区；初始第一掺杂区包括第一底区和位于第一底区上的第一顶区，初始第二掺杂区包括第二底区和位于第二底区上的第二顶区；所述沟槽包括相互分立的第一沟槽和第二沟槽，初始第一掺杂区位于第一沟槽底部，初始第二掺杂区位于第二沟槽底部，第一沟槽暴露出第一顶区，第二沟槽暴露出第二顶区；刻蚀去除第一沟槽底部的第一顶区和第二沟槽底部的第二顶区，使第一底区形成第一掺杂区，使第二底区形成第二掺杂区。
本发明还提供一种采用上述任意一项方法所形成的半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，在介质中形成沟槽的过程中，会使不同鳍部中顶区域的形貌差异较大。刻蚀去除了沟槽底部的顶区域，即去除了形貌差异较大的顶区域，并使底区域形成掺杂区。因此使沟槽底部各掺杂区的形貌一致性得到提高，提高了半导体器件的可靠性。
进一步，刻蚀去除沟槽底部的顶区域后，在沟槽中形成源漏插塞，栅极结构第一侧的源漏插塞和栅极结构第一侧的各个掺杂区的顶部表面接触，栅极结构第二侧的源漏插塞和栅极结构第二侧的各个掺杂区的顶部表面接触。由于沟槽底部不同鳍部中的掺杂区的形貌一致性得到提高，因此使栅极结构第一侧的源漏插塞和栅极结构第一侧的各个掺杂区的接触面积差别降低，栅极结构第二侧的源漏插塞和栅极结构第二侧的各个掺杂区的接触面积差别降低。因而，栅极结构第一侧的源漏插塞和栅极结构第一侧的各个掺杂区之间的接触电阻的差别降低，栅极结构第二侧的源漏插塞和栅极结构第二侧的各个掺杂区之间的接触电阻的差别降低。
进一步，所述掺杂区的材料为掺杂有源漏离子的锗；对所述掺杂区的顶部表面进行等离子体处理，以钝化掺杂区的顶部表面，进而减小掺杂区和源漏插塞之间的接触电阻。
进一步，所述等离子体处理采用的气体为含氟和硫的气体。所述等离子体处理对掺杂区的顶部表面进行处理之后，使得掺杂区顶部表面形成Ge-S键和Ge-F键，以减少掺杂区顶部表面的悬挂键。其次，在等离子体处理之前，Ge悬挂键容易和O原子结合形成Ge-O，那么所述等离子体处理能够打断Ge-O键，并用Ge-S键或Ge-F键替换Ge-O，这样能够减少掺杂区顶部表面的Ge-O键。综上，掺杂区顶部表面形成Ge-S键和Ge-F键利于降低掺杂区的表面态，改善掺杂区的费米能级的扎钉效应，从而降低掺杂区和源漏插塞之间的势垒高度，减小掺杂区和源漏插塞之间的接触电阻。
附图说明
图1是一种鳍式场效应晶体管的结构示意图；
图2至图11是本发明一实施例中半导体器件形成过程的结构示意图；
图12至图13是本发明另一实施例中半导体器件形成过程的结构示意图；
图14至图15是本发明又一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术中的半导体器件的性能较差。
一种鳍式场效应晶体管的形成方法，参考图1，包括：提供基底，基底包括衬底100和位于衬底上的若干鳍部110；形成掺杂区120以及位于基底上的栅极结构和介质层130，栅极结构横跨所述若干鳍部110、覆盖鳍部110的部分顶部表面和部分侧壁表面，掺杂区120分别位于栅极结构两侧的鳍部110中，介质层130覆盖栅极结构、鳍部110和掺杂区120；在栅极结构两侧的介质层130中分别形成贯穿介质层130的沟槽(未图示)；在所述沟槽中形成源漏插塞140，源漏插塞140和掺杂区120的顶部表面接触。
然而，上述鳍式场效应晶体管的性能较差，经研究发现，原因在于：
刻蚀栅极结构两侧的介质层130，从而形成所述沟槽。为了方便说明，将刻蚀栅极结构两侧的介质层130的工艺称为沟槽刻蚀工艺。为了使得沟槽完全贯穿介质层130，沟槽刻蚀工艺需要一定的过刻蚀量，因此沟槽刻蚀工艺还对各掺杂区120的顶部区域进行了刻蚀。栅极结构横跨的鳍部110的数量较多，所述沟槽需要在栅极结构延伸方向上的尺寸较大。由于沟槽刻蚀工艺采用的气体源在沟槽中不同区域分布具有差异，因此在沟槽刻蚀工艺的过刻蚀过程中，对各掺杂区120的顶部区域的刻蚀程度不同，导致进行所述沟槽刻蚀工艺后，不同鳍部110中掺杂区120顶部表面的形貌差异较大。
其次，由于受到形成鳍部110的刻蚀工艺的影响，鳍部110的顶部宽度小于鳍部110的底部宽度。具体的，在形成鳍部110的过程中，鳍部110中顶部区域受到的刻蚀损耗较大，容易导致鳍部110顶部容易形成尖端。由于在沟槽刻蚀工艺的过刻蚀过程中，对各掺杂区120的顶部区域的刻蚀程度不同，因此部分鳍部110的尖端容易被去除，而部分鳍部110的尖端还保留。进一步导致增大了不同鳍部110中掺杂区120顶部表面的形貌差异。
综上，源漏插塞140和不同鳍部110中掺杂区120的接触面积较差较大，源漏插塞140和不同鳍部110中掺杂区120之间的接触电阻的差别较大。
为了解决上述问题，本发明提供一种半导体器件的形成方法，刻蚀去除了沟槽底部的顶区域，即去除了形貌差异较大的顶区域，并使底区域形成掺杂区。因此使沟槽底部各掺杂区的形貌一致性得到提高，提高了半导体器件的可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图11是本发明一实施例中半导体器件形成过程的结构示意图。
结合参考图2和图3，图3为沿着图2中切割线X-Y的剖面示意图，提供衬底201，所述衬底201上具有若干鳍部202。
本实施例中，以所述半导体器件为鳍式场效应晶体管作为示例。
所述衬底201为形成半导体器件提供工艺平台。本实施例中，所述衬底201的材料为单晶锗。所述衬底201的材料还可以是单晶硅。所述衬底201的材料还可以为硅、锗化硅、砷化镓等半导体材料。
本实施例中，所述鳍部202通过图形化所述衬底201而形成。相应的鳍部202的材料为单晶锗。所述鳍部202的材料采用单晶锗的好处在于：单晶锗的导电性优于单晶硅的导电性，使鳍部202中载流子的迁移率较高。
在其它实施例中，在衬底上形成鳍部材料层；图形化所述鳍部材料层而形成鳍部。
所述鳍部202的排列方向垂直于鳍部202的延伸方向。
受到形成鳍部202的刻蚀工艺的影响，鳍部202的顶部宽度小于鳍部202的底部宽度，鳍部202的顶部宽度和底部宽度均指的是垂直于鳍部202延伸方向且平行于衬底201顶部表面的方向上的尺寸。在形成鳍部202的过程中，鳍部202中顶部区域受到的刻蚀损耗较大，鳍部202顶部容易形成尖端。
随着半导体器件特征尺寸不断减小，鳍部202的宽度以及相邻鳍部202之间的距离不断较小，需要采用双重图形化工艺图形化所述鳍部材料层以形成鳍部202，或者，需要采用双重图形化工艺图形化衬底201以形成鳍部202。
所述衬底201上还具有隔离结构203，隔离结构203覆盖鳍部202的部分侧壁，隔离结构203的顶部表面低于鳍部202的顶部表面。
所述隔离结构203用于使相邻鳍部202之间电学隔离。所述隔离结构203的材料包括氧化硅。
继续结合参考图2和图3，形成初始掺杂区240和介质层，初始掺杂区240分别位于所述若干鳍部202中，初始掺杂区240包括底区域和位于底区域上的顶区域，介质层覆盖鳍部202、初始掺杂区240和衬底201。
本实施例中，还形成栅极结构260，所述栅极结构260横跨所述若干鳍部202、覆盖鳍部202的部分顶部表面和部分侧壁表面，所述初始掺杂区240分别位于栅极结构260两侧的鳍部202中，介质层还覆盖栅极结构260。
所述栅极结构260和介质层还位于隔离结构203上。
所述介质层包括第一层间介质层231和第二层间介质层232，第一层间介质层231位于衬底201和隔离结构203上、覆盖栅极结构260侧壁、鳍部202和初始掺杂区240，第二层间介质层232位于第一层间介质层231上和栅极结构260的顶部表面上。所述介质层的材料包括氧化硅。
具体的，在所述衬底201和隔离结构203上形成伪栅极结构，伪栅极结构横跨所述若干鳍部202、覆盖鳍部202的部分侧壁表面和部分顶部表面；在所述伪栅极结构两侧各鳍部202中分别形成初始掺杂区240；形成初始掺杂区240后，在衬底201和隔离结构203上形成第一层间介质层231，第一层间介质层231覆盖栅极结构260侧壁、鳍部202和初始掺杂区240；形成第一层间介质层231后，去除伪栅极结构，形成栅极开口；在所述栅极开口中形成栅极结构260；在所述栅极结构260顶部表面上和第一层间介质层231上形成第二层间介质层232。
所述伪栅极结构两侧各鳍部202中分别形成初始掺杂区240的工艺为离子注入工艺。具体的，在伪栅极结构两侧各鳍部202中分别注入源漏离子。
本实施例中，还包括：形成初始保护层221，具体的，在形成第一层间介质层231的过程中，形成初始保护层221，初始保护层221覆盖栅极结构260侧壁、初始掺杂区240表面、栅极结构260两侧鳍部202的侧壁和隔离结构203表面。所述介质层还覆盖初始保护层221。在其它实施例中，不形成初始保护层。
所述初始保护层221的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
形成第一层间介质层231和初始保护层221的步骤包括：形成初始保护材料层，所述初始保护材料层覆盖伪栅极结构、鳍部202、初始掺杂区240和隔离结构203；在所述初始保护材料层上形成第一初始层间介质层；平坦化第一初始层间介质层和初始保护材料层直至暴露出伪栅极结构的顶部表面，使第一初始层间介质层形成第一层间介质层231，使初始保护材料层形成初始保护层221，所述初始保护层221覆盖伪栅极结构侧壁、初始掺杂区240表面、伪栅极结构两侧鳍部202的侧壁和隔离结构203表面；去除伪栅极结构并形成栅极结构260后，所述初始保护层221覆盖栅极结构260侧壁、初始掺杂区240表面、栅极结构260两侧鳍部202的侧壁和隔离结构203表面。
所述栅极结构260包括栅极结构本体和位于栅极结构本体顶部表面的栅极保护层。
所述栅极结构本体包括横跨所述若干鳍部202的栅介质层、以及位于栅介质层上的栅电极层。所述栅介质层位于部分隔离结构203的表面、覆盖鳍部202的部分侧壁表面和部分顶部表面。所述栅介质层的材料为高K(K大于3.9)介质材料，所述栅电极层的材料为金属。所述栅极保护层的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
形成栅极结构260后，初始掺杂区240分别位于栅极结构260两侧的鳍部202中。所述栅极结构260具有相对的第一侧和第二侧，所述初始掺杂区240分别位于栅极结构260第一侧和第二侧的鳍部202中。
需要说明的是，在其它实施例中，栅极结构仅包括栅极结构本体。
在垂直于衬底201顶部表面的方向上，所述顶区域尺寸为所述底区域尺寸的50％～90％。
参考图4，图4为在图3基础上的示意图，在介质层中形成贯穿介质层的沟槽280，所述初始掺杂区240位于沟槽280底部，且所述沟槽280暴露出顶区域。
本实施例中，在形成所述沟槽280的过程中，还去除了顶区域的顶部表面的初始保护层221，使所述沟槽280暴露出顶区域的顶部表面，且使初始保护层221形成第一保护层222，第一保护层222位于初始掺杂区240的侧壁、栅极结构260两侧的鳍部202侧壁和隔离结构203表面，且第一保护层222暴露出初始掺杂区240的顶部表面。
所述第一保护层222还位于栅极结构260的侧壁。
具体的，在栅极结构260两侧的介质层中分别形成贯穿介质层的沟槽280。所述栅极结构260第一侧的沟槽280暴露出栅极结构260第一侧的各顶区域，所述栅极结构260第二侧的沟槽280暴露出栅极结构260第二侧的各顶区域。
本实施例中，所述沟槽280还暴露出位于栅极结构260两侧鳍部202侧壁、初始掺杂区240侧壁以及隔离结构203表面的第一保护层222。
本实施例中，沟槽280不暴露出栅极保护层和栅极结构260侧壁的第一保护层222，相应的，所述沟槽280的侧壁暴露出介质层。在其它实施例中，沟槽280还暴露出部分栅极保护层和栅极结构260侧壁的第一保护层222。
刻蚀介质层形成所述沟槽280。具体的，刻蚀栅极结构260两侧的介质层，形成所述沟槽280。为了方便说明，将刻蚀介质层以形成沟槽280的工艺称为沟槽刻蚀工艺。为了使得沟槽280完全贯穿介质层，沟槽刻蚀工艺需要一定的过刻蚀量，因此沟槽刻蚀工艺还对各初始掺杂区240的顶部区域进行了刻蚀。由于栅极结构260横跨的鳍部202的数量较多，所述沟槽需要在栅极结构260延伸方向上的尺寸较大。由于沟槽刻蚀工艺采用的气体源在沟槽中不同区域分布具有差异，因此在沟槽刻蚀工艺的过刻蚀过程中，对各初始掺杂区240的顶部区域的刻蚀程度不同，进行所述沟槽刻蚀工艺后，不同鳍部202中初始掺杂区240顶部表面的形貌差异较大。
接着，刻蚀去除沟槽280底部的顶区域，使底区域形成掺杂区。
下面参考图5至图7具体介绍刻蚀去除沟槽280底部的顶区域的步骤。
参考图5，在所述沟槽280中形成阻挡层290，所述阻挡层290覆盖沟槽280底部的初始掺杂区240和鳍部202，所述阻挡层290还位于沟槽280底部的衬底201上，且鳍部202两侧阻挡层290的顶部表面高于初始掺杂区240的顶部表面，初始掺杂区240顶部表面的阻挡层290具有第一厚度，鳍部202两侧衬底201上的阻挡层290具有第二厚度，第一厚度小于第二厚度。
所述阻挡层290的材料为碳氟聚合物、碳氢氟聚合物或碳氮聚合物。
所述阻挡层290的通过在干刻蚀机台中形成。
在一个实施例中，所述阻挡层290的材料为碳氟聚合物或碳氢氟聚合物，形成所述阻挡层290的工艺参数包括：采用的气体包括碳氟基气体、碳氢氟基气体、Cl2和Ar，碳氟基气体的流量为10sccm～500sccm，碳氢氟基气体的流量为10sccm～500sccm，Cl2的流量为10sccm～500sccm，Ar的流量为10sccm～500sccm，等离子体化源功率为400瓦～2000瓦，偏置功率为0瓦，温度为30摄氏度～90摄氏度。
在另一个实施例中，所述阻挡层290的材料为碳氮聚合物，形成所述阻挡层290的工艺参数包括：采用的气体包括CH4和N2，CH4的流量为10sccm～500sccm，N2的流量为10sccm～500sccm，等离子体化源功率为200瓦～2000瓦，偏置功率为0瓦～500瓦，温度为0摄氏度～80摄氏度。
参考图6，回刻蚀阻挡层290和初始掺杂区240直至去除顶区域，使底区域形成掺杂区241。
回刻蚀阻挡层290和初始掺杂区240的工艺为干刻蚀工艺，参数包括：采用的气体包括NF3、CF4、O2、CH2F2、C4F8和CHF3，NF3的流量为50sccm～300sccm，CF4的流量为0sccm～200sccm，O2的流量为0sccm～100sccm，CH2F2的流量为0sccm～100sccm，C4F8的流量为0sccm～100sccm，CHF3的流量为0sccm～100sccm，源射频功率为100瓦～200瓦，偏置电压为0伏～500伏，腔室压强为5mtorr～200mtorr。
所述掺杂区241分别位于栅极结构260的第一侧和第二侧的鳍部202中。
本实施例中，在刻蚀去除沟槽280底部的顶区域的过程中，刻蚀去除顶区域侧壁的第一保护层222，使第一保护层222形成第二保护层223，第二保护层223位于掺杂区241的侧壁、栅极结构260两侧的鳍部202侧壁和隔离结构203表面且暴露出掺杂区241的顶部表面。
所述第二保护层223还位于栅极结构260的侧壁。形成所述第二保护层223后，所述介质层还覆盖栅极结构260侧壁的第二保护层223。
所述第二保护层223的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
所述第二保护层223的作用包括：在后续进行等离子体处理的过程中，第二保护层223保护掺杂区241的侧壁、栅极结构260两侧鳍部202侧壁和隔离结构203表面。
参考图7，回刻蚀阻挡层290(参考图6)和初始掺杂区240(参考图6)后，去除阻挡层290。
由于刻蚀去除了沟槽280底部的顶区域，即去除了形貌差异较大的顶区域，并使底区域形成掺杂区241，因此使沟槽280底部各掺杂区241的形貌一致性得到提高，提高了半导体器件的可靠性。
本实施例中，还包括：刻蚀去除沟槽280底部的顶区域后，在所述沟槽280中形成源漏插塞，栅极结构260第一侧的源漏插塞和栅极结构260第一侧的各个掺杂区241的顶部表面接触，栅极结构260第二侧的源漏插塞和栅极结构260第二侧的各个掺杂区241的顶部表面接触。
本实施例中，所述掺杂区241的材料为掺杂有源漏离子的锗。相应的，还包括：在形成所述源漏插塞之前，对所述掺杂区241的顶部表面进行等离子体处理，以减小掺杂区241和源漏插塞之间的接触电阻。
本实施例中，在进行所述等离子体处理之前，且在形成所述掺杂区241和第二保护层223后，在所述沟槽280的侧壁形成覆盖层；以所述第二保护层223和覆盖层为掩膜进行所述等离子体处理；进行所述等离子体处理之后，去除覆盖层。
参考图8，在所述沟槽280的侧壁形成覆盖层300。
本实施例中，去除阻挡层290后，形成所述覆盖层300。
所述覆盖层300的材料为碳氟聚合物、碳氢氟聚合物或碳氮聚合物。
形成所述覆盖层300的方法包括：在所述沟槽280中以及介质层上形成初始覆盖层；回刻蚀初始覆盖层，形成所述覆盖层300。
形成所述初始覆盖层的工艺参照形成所述阻挡层290的工艺。
参考图9，对所述掺杂区241的顶部表面进行等离子体处理。
所述等离子体处理用于减小掺杂区241和后续源漏插塞之间的接触电阻。
本实施例中，以所述第二保护层223和覆盖层300为掩膜进行所述等离子体处理。本实施例中，在进行所述等离子体处理的过程中，所述覆盖层300保护沟槽280的侧壁，避免损耗沟槽280侧壁的介质层。
所述等离子体处理采用的气体为含氟和硫的气体。在一个实施例中，所述等离子体处理采用的气体为SF6。
所述等离子体处理对掺杂区241的顶部表面进行处理之后，使得掺杂区241顶部表面形成Ge-S键和Ge-F键，以减少掺杂区241顶部表面的悬挂键。其次，在等离子体处理之前，Ge悬挂键容易和O原子结合形成Ge-O，那么所述等离子体处理能够打断Ge-O键，并用Ge-S键或Ge-F键替换Ge-O，这样能够减少掺杂区241顶部表面的Ge-O键。综上，掺杂区241顶部表面形成Ge-S键和Ge-F键利于降低掺杂区241的表面态，改善掺杂区241的费米能级的扎钉效应，从而降低掺杂区241和后续源漏插塞之间的势垒高度，减小掺杂区241和后续源漏插塞之间的接触电阻。
参考图10，进行所述等离子体处理之后，去除所述覆盖层300(参考图9)。
接着，参考图11，在所述沟槽280中形成源漏插塞310，栅极结构260第一侧的源漏插塞310和栅极结构260第一侧的各个掺杂区241的顶部表面接触，栅极结构260第二侧的源漏插塞310和栅极结构260第二侧的各个掺杂区241的顶部表面接触。
所述源漏插塞310的材料为金属，如铜或钨。
由于沟槽280底部不同鳍部202中的掺杂区241的形貌一致性得到提高，因此使栅极结构260第一侧的源漏插塞310和栅极结构260第一侧的各个掺杂区241的接触面积差别降低，栅极结构260第二侧的源漏插塞310和栅极结构260第二侧的各个掺杂区241的接触面积差别降低。因而，栅极结构260第一侧的源漏插塞310和栅极结构260第一侧的各个掺杂区241之间的接触电阻的差别降低，栅极结构260第二侧的源漏插塞310和栅极结构260第二侧的各个掺杂区241之间的接触电阻的差别降低。
相应的，本发明还提供一种采用上述方法形成的半导体器件。
本发明另一实施例还提供一种半导体器件的形成方法，本实施例与前一实施例的区别包括：形成的半导体器件为鳍式三极管。关于本实施例与前一实施例相同的内容，不再详述。
图12至图13是本发明另一实施例中半导体器件形成过程的结构示意图。
参考图12，提供衬底300，所述衬底300中具有第一阱区301和与第一阱区301在水平方向连接的第二阱区302，第二阱区302和第一阱区301的导电类型相反；所述衬底300上具有若干鳍部，所述若干鳍部包括位于第一阱区301表面的集电极鳍、以及位于第二阱区302表面的基极鳍和发射极鳍，基极鳍位于集电极鳍和发射极鳍之间；形成初始掺杂区，初始掺杂区分别位于所述若干鳍部中，初始掺杂区包括底区域和位于底区域上的顶区域；形成介质层330，介质层330覆盖鳍部、初始掺杂区和衬底300；在介质层330中形成贯穿介质层330的沟槽，所述初始掺杂区位于沟槽底部，且所述沟槽暴露出顶区域。
本实施例中，以鳍式三极管的类型为PNP型作为示例，第一阱区301为P阱，第二阱区302为N阱。在其它实施例中，鳍式三极管的类型为NPN型。
本实施例中，集电极鳍、基极鳍和发射极鳍的延伸方向平行。
本实施例中，所述发射极鳍、基极鳍和集电极鳍的材料为硅。在其它实施例中，发射极鳍、基极鳍和集电极鳍可以选择其它半导体材料。
具体的，提供衬底300，在所述衬底300中形成第一阱区301和第二阱区302；形成第一阱区301和第二阱区302后，形成所述发射极鳍、基极鳍和集电极鳍。
所述衬底300表面还具有隔离结构303，隔离结构303的表面低于发射极鳍、基极鳍和集电极鳍的顶部表面。隔离结构303用于电学隔离发射极鳍、基极鳍和集电极鳍。
所述初始掺杂区包括位于集电极鳍中的初始集电掺杂区321、位于基极鳍中的初始基掺杂区322、以及位于发射极鳍中的初始发射掺杂区323。所述初始集电掺杂区321、初始基掺杂区322和初始发射掺杂区323通过离子注入的方式而形成。所述初始集电掺杂区321中具有集电离子，所述初始基掺杂区322中具有基离子，所述初始发射掺杂区323中具有发射离子。所述集电离子和发射离子的导电类型相同，且和基离子的导电类型相反。
本实施例中，鳍式三极管的类型为PNP，所述基离子为N型离子，如P或As，所述集电离子和所述发射离子为P型离子，如B或In。
所述第二阱区302、基极鳍和初始基掺杂区322构成鳍式三极管的基区，所述第一阱区301、集电极鳍和初始集电掺杂区321构成鳍式三极管的集电区。所述发射极鳍构成鳍式三极管的发射区。
所述初始掺杂区包括底区域和位于底区域上的顶区域，具体的，初始集电掺杂区321包括集电底区和位于集电底区上的集电顶区，初始基掺杂区322包括基底区和位于基底区上的基顶区，初始发射掺杂区323包括发射底区和位于发射底区上的发射顶区。
介质层330还位于隔离结构303上。所述介质层330的材料和形成工艺参照前一实施例，不再详述。
所述沟槽包括相互分立的集电沟槽341、基沟槽342和发射沟槽343，初始集电掺杂区321位于集电沟槽341底部，初始基掺杂区322位于基沟槽342底部，初始发射掺杂区323位于发射沟槽343底部。集电沟槽341暴露出集电顶区，基沟槽342暴露出基顶区，发射沟槽343暴露出发射顶区。
参考图13，刻蚀去除沟槽底部的顶区域，使底区域形成掺杂区。
具体的，刻蚀去除集电沟槽341底部的集电顶区、基沟槽342底部的基顶区和发射沟槽343底部的发射顶区，使集电底区形成集电掺杂区351，使基底区形成基掺杂区352，使发射底区形成发射掺杂区353。
刻蚀去除沟槽底部的顶区域的方法参照前一实施例，不再详述。
刻蚀去除沟槽底部的顶区域后，在所述沟槽中形成源漏插塞。具体的，在集电沟槽341中形成集电插塞，在基沟槽342中形成基插塞，在发射沟槽343中形成发射插塞。集电插塞和集电掺杂区351的顶部表面接触，基插塞和基掺杂区352的顶部表面接触，发射插塞和发射掺杂区353的顶部表面接触。
相应的，本发明还提供一种采用上述方法形成的半导体器件。
本发明又一实施例还提供一种半导体器件的形成方法，本实施例与前一实施例的区别包括：形成的半导体器件为鳍式二极管。关于本实施例与前一实施例相同的内容，不再详述。
图14至图15是本发明又一实施例中半导体器件形成过程的结构示意图。
参考图14，提供衬底400，所述衬底400中具有第一阱区401和与第一阱区401在水平方向连接的第二阱区402，第二阱区402和第一阱区401的导电类型相反，所述衬底400上具有若干鳍部，所述若干鳍部包括位于第一阱区401表面的第一鳍部和位于第二阱区402表面的第二鳍部；形成初始掺杂区，初始掺杂区分别位于所述若干鳍部中，初始掺杂区包括底区域和位于底区域上的顶区域；形成介质层430，介质层430覆盖鳍部、初始掺杂区和衬底400；在介质层430中形成贯穿介质层430的沟槽，所述初始掺杂区位于沟槽底部，且所述沟槽暴露出顶区域。
第一鳍部和第二鳍部的材料参照前述实施例中发射极鳍、基极鳍和集电极鳍的材料。
具体的，提供衬底400，在所述衬底400中形成第一阱区401和第二阱区402；形成第一阱区401和第二阱区402后，形成第一鳍部和第二鳍部。
形成第一鳍部和第二鳍部的步骤包括：在衬底400表面形成鳍部材料层(未图示)；图形化鳍部材料层，形成第一鳍部和第二鳍部。
所述衬底400表面还具有隔离结构403，隔离结构403的表面低于鳍部的顶部表面，具体的，隔离结构403的表面低于第一鳍部和第二鳍部的顶部表面。隔离结构403用于电学隔离第一鳍部和第二鳍部。
所述初始掺杂区包括位于第一鳍部中的初始第一掺杂区421、以及位于第二鳍部中的初始第二掺杂区422。所述初始第一掺杂区421和初始第二掺杂区422通过离子注入的方式而形成。所述初始第一掺杂区421中具有第一离子，所述初始第二掺杂区422中具有第二离子，所述第一离子和第二离子的导电类型相反。所述第一离子的导电类型和第一阱区401的导电类型相同。所述第二离子的导电类型和第二阱区402的导电类型相同。
所述初始掺杂区包括底区域和位于底区域上的顶区域，具体的，初始第一掺杂区421包括第一底区和位于第一底区上的第一顶区，初始第二掺杂区422包括第二底区和位于第二底区上的第二顶区。
介质层430还位于隔离结构403上。所述介质层430的材料和形成工艺参照前一实施例，不再详述。
所述沟槽包括相互分立的第一沟槽441和第二沟槽442，初始第一掺杂区421位于第一沟槽441底部，初始第二掺杂区422位于第二沟槽442底部。具体的，第一沟槽441暴露出第一顶区，第二沟槽442暴露出第二顶区。
参考图15，刻蚀去除沟槽底部的顶区域，使底区域形成掺杂区。
具体的，刻蚀去除第一沟槽441底部的第一顶区和第二沟槽442底部的第二顶区，使第一底区形成第一掺杂区451，使第二底区形成第二掺杂区452。
刻蚀去除沟槽底部的顶区域的方法参照前一实施例，不再详述。
刻蚀去除沟槽底部的顶区域后，在所述沟槽中形成源漏插塞。具体的，在第一沟槽441中形成第一插塞，在第二沟槽442中形成第二插塞。第一插塞和第一掺杂区451的顶部表面接触，第二插塞和第二掺杂区452的顶部表面接触。
相应的，本发明还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有若干鳍部；形成栅极结构，所述栅极结构横跨所述若干鳍部、覆盖鳍部的部分顶部表面和部分侧壁表面；
形成初始掺杂区和介质层，初始掺杂区分别位于所述若干鳍部中，初始掺杂区包括底区域和位于底区域上的顶区域，介质层覆盖鳍部、初始掺杂区和衬底；所述初始掺杂区分别位于栅极结构两侧的鳍部中，介质层还覆盖栅极结构；
在介质层中形成贯穿介质层的沟槽，所述初始掺杂区位于沟槽底部，且所述沟槽暴露出顶区域；所述沟槽分别位于栅极结构两侧；
刻蚀去除沟槽底部的顶区域，使底区域形成掺杂区；形成掺杂区后，掺杂区分别位于栅极结构两侧的鳍部中；
对所述掺杂区的顶部表面进行等离子体处理；
刻蚀去除沟槽底部的顶区域的方法包括：在所述沟槽中形成阻挡层，所述阻挡层覆盖沟槽底部的初始掺杂区和鳍部，所述阻挡层还位于沟槽底部的衬底上，且鳍部两侧阻挡层的顶部表面高于初始掺杂区的顶部表面，初始掺杂区顶部表面的阻挡层具有第一厚度，鳍部两侧衬底上的阻挡层具有第二厚度，第一厚度小于第二厚度；回刻蚀阻挡层和初始掺杂区直至去除顶区域；回刻蚀阻挡层和初始掺杂区后，去除阻挡层；
所述衬底上还具有隔离结构，所述隔离结构覆盖鳍部的部分侧壁表面；所述栅极结构和介质层还位于隔离结构上；所述沟槽的侧壁暴露出介质层；所述半导体器件的形成方法还包括：在形成所述掺杂区之前，形成第一保护层，第一保护层位于初始掺杂区的侧壁、栅极结构两侧的鳍部侧壁和隔离结构表面，且第一保护层暴露出初始掺杂区的顶部表面；在形成所述掺杂区之前，所述沟槽还暴露出位于栅极结构两侧鳍部侧壁、初始掺杂区侧壁以及隔离结构表面的第一保护层；在刻蚀去除沟槽底部的顶区域的过程中，刻蚀去除顶区域侧壁的第一保护层，使第一保护层形成第二保护层，第二保护层位于掺杂区的侧壁、栅极结构两侧的鳍部侧壁和隔离结构表面且暴露出掺杂区的顶部表面。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，在垂直于衬底顶部表面的方向上，所述顶区域尺寸为所述底区域尺寸的50％～90％。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡层的材料为碳氟聚合物、碳氢氟聚合物或碳氮聚合物；所述阻挡层通过在干刻蚀机台中形成。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述阻挡层的材料为碳氟聚合物或碳氢氟聚合物；形成所述阻挡层的工艺参数包括：采用的气体包括碳氟基气体、碳氢氟基气体、Cl2和Ar，碳氟基气体的流量为10sccm～500sccm，碳氢氟基气体的流量为10sccm～500sccm，Cl2的流量为10sccm～500sccm，Ar的流量为10sccm～500sccm，等离子体化源功率为400瓦～2000瓦，偏置功率为0瓦，温度为30摄氏度～90摄氏度。
5.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述阻挡层的材料为碳氮聚合物；形成所述阻挡层的工艺参数包括：采用的气体包括CH4和N2，CH4的流量为10sccm～500sccm，N2的流量为10sccm～500sccm，等离子体化源功率为200瓦～2000瓦，偏置功率为0瓦～500瓦，温度为0摄氏度～80摄氏度。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，回刻蚀阻挡层和初始掺杂区的工艺为干刻蚀工艺，参数包括：采用的气体包括NF3、CF4、O2、CH2F2、C4F8和CHF3，NF3的流量为50sccm～300sccm，CF4的流量为0sccm～200sccm，O2的流量为0sccm～100sccm，CH2F2的流量为0sccm～100sccm，C4F8的流量为0sccm～100sccm，CHF3的流量为0sccm～100sccm，源射频功率为100瓦～200瓦，偏置电压为0伏～500伏，腔室压强为5mtorr～200mtorr。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构具有相对的第一侧和第二侧，所述掺杂区分别位于栅极结构的第一侧和第二侧的鳍部中；所述半导体器件的形成方法还包括：刻蚀去除沟槽底部的顶区域后，在所述沟槽中形成源漏插塞，栅极结构第一侧的源漏插塞和栅极结构第一侧的各个掺杂区的顶部表面接触，栅极结构第二侧的源漏插塞和栅极结构第二侧的各个掺杂区的顶部表面接触。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述等离子体处理采用的气体为含氟和硫的气体。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述等离子体处理采用的气体为SF6。
10.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述第二保护层的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
11.根据权利要求7所述的半导体器件的形成方法，其特征在于，在进行所述等离子体处理之前，且在形成所述掺杂区和第二保护层后，在所述沟槽的侧壁形成覆盖层；以所述第二保护层和覆盖层为掩膜进行所述等离子体处理；进行所述等离子体处理之后，去除所述覆盖层。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述覆盖层的材料为碳氟聚合物、碳氢氟聚合物或碳氮聚合物。
13.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述第一保护层还位于栅极结构的侧壁；所述第二保护层还位于栅极结构的侧壁；形成所述第二保护层后，所述介质层还覆盖栅极结构侧壁的第二保护层；
所述半导体器件的形成方法还包括：形成初始保护层，初始保护层覆盖栅极结构侧壁、初始掺杂区表面、栅极结构两侧鳍部的侧壁和隔离结构表面；在形成沟槽之前，所述介质层还覆盖所述初始保护层；在形成所述沟槽的过程中，去除顶区域的顶部表面的初始保护层，使所述沟槽暴露出顶区域的顶部表面，且使初始保护层形成所述第一保护层。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述衬底中具有第一阱区和与第一阱区在水平方向连接的第二阱区，第二阱区和第一阱区的导电类型相反；所述若干鳍部包括位于第一阱区表面的集电极鳍、以及位于第二阱区表面的发射极鳍与基极鳍，基极鳍位于集电极鳍和发射极鳍之间；初始掺杂区包括位于集电极鳍中的初始集电掺杂区、位于基极鳍中的初始基掺杂区以及位于发射极鳍中的初始发射掺杂区；初始集电掺杂区包括集电底区和位于集电底区上的集电顶区，初始基掺杂区包括基底区和位于基底区上的基顶区，初始发射掺杂区包括发射底区和位于发射底区上的发射顶区；所述沟槽包括相互分立的集电沟槽、基沟槽和发射沟槽，初始集电掺杂区位于集电沟槽底部，初始基掺杂区位于基沟槽底部，初始发射掺杂区位于发射沟槽底部，集电沟槽暴露出集电顶区，基沟槽暴露出基顶区，发射沟槽暴露出发射顶区；刻蚀去除集电沟槽底部的集电顶区、基沟槽底部的基顶区和发射沟槽底部的发射顶区，使集电底区形成集电掺杂区，使基底区形成基掺杂区，使发射底区形成发射掺杂区。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述衬底中具有第一阱区和与第一阱区在水平方向连接的第二阱区，第二阱区和第一阱区的导电类型相反；所述若干鳍部包括位于第一阱区表面的第一鳍部和位于第二阱区表面的第二鳍部；初始掺杂区包括位于第一鳍部中的初始第一掺杂区、以及位于第二鳍部中的初始第二掺杂区；初始第一掺杂区包括第一底区和位于第一底区上的第一顶区，初始第二掺杂区包括第二底区和位于第二底区上的第二顶区；所述沟槽包括相互分立的第一沟槽和第二沟槽，初始第一掺杂区位于第一沟槽底部，初始第二掺杂区位于第二沟槽底部，第一沟槽暴露出第一顶区，第二沟槽暴露出第二顶区；刻蚀去除第一沟槽底部的第一顶区和第二沟槽底部的第二顶区，使第一底区形成第一掺杂区，使第二底区形成第二掺杂区。
16.一种根据权利要求1至15任意一项方法所形成的半导体器件。
CN201710457648.5A 2017-06-16 2017-06-16 半导体器件及其形成方法 Active CN109148577B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710457648.5A CN109148577B (zh) 2017-06-16 2017-06-16 半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710457648.5A CN109148577B (zh) 2017-06-16 2017-06-16 半导体器件及其形成方法

Publications (2)

Publication Number Publication Date
CN109148577A CN109148577A (zh) 2019-01-04
CN109148577B true CN109148577B (zh) 2021-07-13

Family

ID=64830541

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710457648.5A Active CN109148577B (zh) 2017-06-16 2017-06-16 半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN109148577B (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9391200B2 (en) * 2014-06-18 2016-07-12 Stmicroelectronics, Inc. FinFETs having strained channels, and methods of fabricating finFETs having strained channels
US9627378B2 (en) * 2015-06-30 2017-04-18 International Business Machines Corporation Methods of forming FINFETs with locally thinned channels from fins having in-situ doped epitaxial cladding
US9620416B1 (en) * 2015-11-18 2017-04-11 International Business Machines Corporation Fin field effect transistor structure and method to form defect free merged source and drain epitaxy for low external resistance

Also Published As

Publication number Publication date
CN109148577A (zh) 2019-01-04

Similar Documents

Publication Publication Date Title
US11380590B2 (en) Mechanisms for forming FinFET device
US10269937B2 (en) Semiconductor strips with undercuts and methods for forming the same
CN103107198B (zh) 用于具有高k和金属栅极结构的mosfet的结构和方法
CN106373924B (zh) 半导体结构的形成方法
US11495674B2 (en) Forming epitaxial structures in fin field effect transistors
CN113257921B (zh) 半导体结构
US9865709B2 (en) Selectively deposited spacer film for metal gate sidewall protection
CN107731737A (zh) 半导体结构的形成方法
CN106952816B (zh) 鳍式晶体管的形成方法
CN106935505B (zh) 鳍式场效应晶体管的形成方法
US10395937B2 (en) Fin patterning for semiconductor devices
KR20070002873A (ko) 반도체 소자의 제조방법
CN107785262B (zh) 半导体结构的制造方法
CN111613583B (zh) 半导体器件及其形成方法
CN109285888B (zh) 半导体结构及其形成方法
CN109980003B (zh) 半导体器件及其形成方法
CN109148576B (zh) 半导体器件及其形成方法
CN109148577B (zh) 半导体器件及其形成方法
CN109427583B (zh) 半导体器件及其形成方法
CN112713088B (zh) 半导体结构及其形成方法
CN109950205B (zh) 半导体结构及其形成方法
CN107785264B (zh) 半导体器件的形成方法
CN111029302A (zh) 半导体器件及其形成方法
CN110571266A (zh) Finfet器件及其制备方法
CN108695161B (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant