CN117059574A - 栅极隔离区域和鳍隔离区域及其形成方法 - Google Patents

栅极隔离区域和鳍隔离区域及其形成方法 Download PDF

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Abstract

本公开涉及栅极隔离区域和鳍隔离区域及其形成方法。一种方法，包括：在半导体区域上形成栅极堆叠；蚀刻栅极堆叠以形成第一沟槽，该第一沟槽将栅极堆叠分离为第一栅极堆叠部分和第二栅极堆叠部分；以及形成填充第一沟槽的栅极隔离区域。栅极隔离区域包括：氮化硅衬里；以及氧化硅填充区域，与氮化硅衬里的第一底部部分重叠。该方法还包括：蚀刻栅极堆叠以形成第二沟槽并且暴露突出的半导体鳍；以及蚀刻突出的半导体鳍以将第二沟槽延伸到体半导体衬底中。形成鳍隔离区域以填充第二沟槽。鳍隔离区域包括：氧化硅衬里；以及氮化硅填充区域，与氧化硅衬里的第二底部部分重叠。

Description

栅极隔离区域和鳍隔离区域及其形成方法
技术领域
本公开涉及栅极隔离区域和鳍隔离区域及其形成方法。
背景技术
集成电路(IC)材料和设计的技术进步已经产生了一代又一代的IC，其中每一代都比前几代拥有更小和更复杂的电路。在IC演进的过程中，功能密度(例如，每芯片面积的互连器件的数量)普遍增加，而几何尺寸则减小。这种按比例缩小的过程通常通过提高生产效率并降低相关成本来提供好处。
这种按比例缩小也增加了加工和制造IC的复杂性，并且为了实现这些进步，IC加工和制造也需要类似的发展。例如，鳍式场效应晶体管(FinFET)已经被引入来取代平面晶体管。FinFET的结构和制造FinFET的方法正在开发之中。
FinFET的形成通常包括形成长半导体鳍和长栅极堆叠，然后形成隔离区域，以将长半导体鳍和长栅极堆叠切割为较短的部分，使得较短的部分可以用作FinFET的鳍和栅极堆叠。
发明内容
根据本公开的第一实施例，提供了一种制造半导体器件的方法，包括：在半导体区域上形成栅极堆叠，其中，所述半导体区域在体半导体衬底之上；蚀刻所述栅极堆叠以形成第一沟槽，其中，所述第一沟槽将所述栅极堆叠分离为第一栅极堆叠部分和第二栅极堆叠部分；形成填充所述第一沟槽的栅极隔离区域，其中，所述栅极隔离区域包括：氮化硅衬里；以及氧化硅填充区域，与所述氮化硅衬里的第一底部部分重叠；蚀刻所述栅极堆叠以形成第二沟槽，其中，突出的半导体鳍暴露于所述第二沟槽；蚀刻所述突出的半导体鳍以将所述第二沟槽延伸到所述体半导体衬底中；以及形成填充所述第二沟槽的鳍隔离区域，其中，所述鳍隔离区域包括：氧化硅衬里；以及氮化硅填充区域，与所述氧化硅衬里的第二底部部分重叠
根据本公开的第二实施例，提供了一种半导体结构，包括：第一栅极堆叠，在半导体区域上，其中，所述第一栅极堆叠包括第一栅极堆叠部分和第二栅极堆叠部分；栅极隔离区域，在所述第一栅极堆叠部分和所述第二栅极堆叠部分之间，其中，所述栅极隔离区域包括：第一电介质衬里；以及第一填充区域，与所述第一电介质衬里的第一底部部分重叠；以及鳍隔离区域，穿过第二栅极堆叠，并且穿过所述第二栅极堆叠下方的浅沟槽隔离区域，其中，所述鳍隔离区域包括：第二电介质衬里，其中，所述第一电介质衬里具有与所述第二电介质衬里不同的氮原子百分比；以及第二填充区域，与所述第二电介质衬里的第二底部部分重叠，其中，所述第一填充区域具有与所述第二填充区域不同的氧原子百分比。
据本公开的第三实施例，提供了一种半导体结构，包括：栅极堆叠，在半导体区域上，其中，所述栅极堆叠具有第一纵向方向；源极区域和漏极区域，在所述栅极堆叠的相反侧；栅极隔离区域，与所述栅极堆叠的末端接触，其中，所述栅极隔离区域具有垂直于所述第一纵向方向的第二纵向方向，并且其中，所述栅极隔离区域包括：氮化硅衬里；以及氧化硅填充区域，与所述氮化硅衬里的第一底部部分重叠；以及鳍隔离区域，具有平行于所述第一纵向方向的第三纵向方向，其中，所述栅极堆叠和所述鳍隔离区域与所述栅极隔离区域的相反侧壁接触，并且其中，所述鳍隔离区域包括：氧化硅衬里；以及氮化硅填充区域，与所述氧化硅衬里的第二底部部分重叠。
附图说明
当与附图一起阅读时，可以从以下详细描述最佳地理解本公开的各个方面。注意，根据行业标准惯例，各种特征并未按比例绘制。实际上，为了讨论的清楚性，可以任意增加或减少各种特征的尺寸。
图1-图4、图5A、图5B、图6-图7、图8A、图8B、图8C、图8D、图9A、图9B、图9C、图10A、图10B、图11、图12A、图12B、图13A-1、图13A-2、图13B、图14A、图14B、图15A、图15B、图15C、图15D、图16A和图16B示出了根据一些实施例的处于形成鳍式场效应晶体管(FinFET)和隔离区域的中间阶段的横截面视图、透视图和俯视图。
图17示出了根据一些实施例的用于形成FinFET和隔离区域的工艺流程。
具体实施方式
以下公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例并且不旨在进行限制。例如，在下面的描述中，在第二特征上或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“下方”、“之下”、“低于”、“上覆”、“上方”等之类的空间相关术语来描述如图所示的一个元素或特征与另外(一个或多个)元素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或操作中除了图中描绘的方向之外的不同方向。装置可以以其他方式定向(旋转90度或在其他方向)，并且本文使用的空间相关描述符同样可以相应地解释。
提供了一种形成用于隔离晶体管的隔离区域的方法。根据一些实施例，隔离区域包括栅极隔离区域和鳍隔离区域。栅极隔离区域是通过以下方式形成的：切割栅极堆叠，并且用氮化物衬里和氧化物填充区域填充相应的沟槽。因为栅极隔离区域中的大多数材料是氧化物而不是氮化物，所以栅极隔离区域的电介质常数(k值)降低，这可以使得减少电容变化并且提高环形振荡器性能。鳍隔离区域是通过以下方式形成的：切割突出的半导体鳍(和上覆的栅极堆叠)，并且用氧化物衬里和氮化物填充区域填充相应的沟槽。通过除了氮化物填充区域之外还形成氧化物衬里，鳍隔离区域具有更好的防泄漏能力，并且提高了鳍隔离区域的击穿电压。
在所示出的实施例中，使用鳍式场效应晶体管(FinFET)的形成作为示例来解释本公开的概念。其他类型的晶体管(例如，平面晶体管、栅极全环绕(GAA)晶体管等)也可以采用本公开的概念。本文所讨论的实施例用于提供能够制作或使用本公开的主题的示例，并且本领域的普通技术人员将容易理解在保留在不同实施例的预期范围内的同时能够进行的修改。在各种视图和说明性实施例中，类似的参考编号用于表示类似的元素。虽然方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
图1-图4、图5A、图5B、图6-图7、图8A、图8B、图8C、图8D、图9A、图9B、图9C、图10A、图10B、图11、图12A、图12B、图13A-1、图13A-2、图13B、图14A、图14B、图15A、图15B、图15C、图15D、图16A和图16B示出了根据本公开的一些实施例的处于形成FinFET的中间阶段的透视图、俯视图、和横截面视图。相应的工艺也示意性地反映在如图17所示的工艺流程200中。
图1示出了初始结构的透视图。初始结构包括晶圆10，该晶圆10还包括衬底20。衬底20可以是半导体衬底，该半导体衬底可以是硅衬底、硅锗衬底、或由其他半导体材料形成的衬底。衬底20可以掺杂有p型或n型杂质。隔离区域22(例如，浅沟槽隔离(STI)区域)可以形成为从衬底20的顶表面延伸进入衬底20。衬底20的在相邻STI区域22之间的部分被称为半导体条带24。根据一些实施例，半导体条带24的顶表面和STI区域22的顶表面可以基本上彼此齐平。
根据本公开的一些实施例，半导体条带24是原始衬底20的部分，因此半导体条带24的材料与衬底20的材料相同。根据本公开的替代实施例，半导体条带24是通过以下方式形成的替换条带：蚀刻衬底20的在STI区域22之间的部分以形成凹部，并且执行外延以在凹部中重新生长另一种半导体材料。因此，半导体条带24由与衬底20的半导体材料不同的半导体材料形成。根据一些实施例，半导体条带24由硅锗、碳掺杂硅、或III-V化合物半导体材料形成。
STI区域22可以包括衬里氧化物(未示出)，该衬里氧化物可以是通过对衬底20的表面层进行热氧化而形成的热氧化物。衬里氧化物也可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、化学气相沉积(CVD)等形成的沉积氧化硅层。STI区域22还可以包括在衬里氧化物之上的电介质材料，其中电介质材料可以使用可流动化学气相沉积(FCVD)、旋涂等来形成。
参考图2，STI区域22被凹陷，使得半导体条带24的顶部部分突出得高于STI区域22的剩余部分的顶表面22T，以形成突出的鳍24’。相应工艺被示出为如图17所示的工艺流程200中的工艺202。蚀刻可以使用干法蚀刻工艺来执行，其中例如HF和NH3可以用作蚀刻气体。在蚀刻工艺期间，可以生成等离子体。还可以包括氩气。根据本公开的替代实施例，使用湿法蚀刻工艺来执行对STI区域22的凹陷。例如，蚀刻化学物质可以包括HF。
参考图3，在(突出的)鳍24’的顶表面和侧壁上形成虚设栅极堆叠30。相应工艺被示出为如图17所示的工艺流程200中的工艺204。虚设栅极堆叠30可以包括虚设栅极电介质32和位于虚设栅极电介质32之上的虚设栅极电极34。虚设栅极电介质32可以由氧化硅形成，或包括氧化硅。例如，可以使用多晶硅或非晶硅来形成虚设栅极电极34，并且还可以使用其他材料。每个虚设栅极堆叠30还可以包括在虚设栅极电极34之上的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、碳氮化硅、或其多层来形成。虚设栅极堆叠30可以跨越在多个突出的鳍24’和STI区域22之上。虚设栅极堆叠30的纵向方向垂直于突出的鳍24’的纵向方向。
接下来，在虚设栅极堆叠30的侧壁上形成栅极间隔件38。根据本公开的一些实施例，栅极间隔件38由诸如氮化硅、碳氮化硅等之类的电介质材料来形成，并且可以具有单层结构或多层结构(包括多个电介质层)。
然后执行凹陷工艺，以对突出的鳍24’的未被虚设栅极堆叠30和栅极间隔件38覆盖的部分进行蚀刻，从而得到如图4所示的结构。凹陷可以是各向异性的，因此鳍24’的位于虚设栅极堆叠30和栅极间隔件38正下方的部分被保护，并且不被蚀刻。根据一些实施例，经凹陷的半导体条带24的顶表面可以低于STI区域22的顶表面22T。因此，在STI区域22之间形成凹部40。凹部40位于虚设栅极堆叠30的相反两侧。
接下来，通过从凹部40选择性地生长半导体材料，来形成外延区域(源极/漏极区域)42，从而得到图5A中的结构。相应工艺被示出为如图17所示的工艺流程200中的工艺206。(一个或多个)源极/漏极区域可以指源极或漏极，单独地还是共同地取决于上下文。根据一些实施例，外延区域42包括硅锗、碳掺杂硅、或硅。取决于所得FinFET是p型FinFET还是n型FinFET，p型或n型杂质可以在外延工艺的过程中进行原位掺杂。例如，当所得FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)。相反，当所得FinFET是n型FinFET时，可以生长硅磷(SiP)或硅碳磷(SiCP)。在外延区域42完全填充凹部40之后，外延区域42开始水平地扩展，并且可以形成小平面(facet)。
在外延工艺之后，外延区域42可以进一步注入p型或n型杂质，以形成源极和漏极区域，这也用附图标记42表示。根据本公开的替代实施例，当外延区域42在外延期间被原位掺杂有p型或n型杂质以形成源极/漏极区域时，跳过注入工艺。外延源极/漏极区域42包括形成在STI区域22中的下部，以及形成在STI区域22的顶表面之上的上部。
图5B示出了根据本公开的替代实施例的源极/漏极区域42的形成。根据这些实施例，如图3所示的突出的鳍24’没有被凹陷，并且外延区域41生长在突出的鳍24’上。外延区域41的材料可以与图5A中所示的外延半导体材料42的材料相似，这取决于所得FinFET是p型还是n型FinFET。因此，源极/漏极区域42包括突出的鳍24’和外延区域41。可以执行注入工艺以注入n型杂质或p型杂质。
图6示出了在形成接触蚀刻停止层(CESL)46和层间电介质(ILD)48之后的结构的透视图。相应工艺被示出为如图17所示的工艺流程200中的工艺208。根据本公开的一些实施例，CESL 46可以由以下项形成或者包括以下项：氧化硅、氮化硅、碳化硅、碳氮化硅等等、或其组合。例如，CESL 46可以使用诸如ALD或CVD之类的共形沉积方法来形成。ILD 48可以包括使用例如FCVD、旋涂、CVD或其他沉积方法形成的电介质材料。ILD 48也可以由含氧电介质材料形成，该含氧电介质材料可以是氧化硅基电介质材料，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等。可以执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺，以使ILD 48、虚设栅极堆叠30和栅极间隔件38的顶表面彼此齐平。
图7示出了替换栅极堆叠50的形成。相应工艺被示出为如图17所示的工艺流程200中的工艺210。形成工艺包括去除虚设栅极堆叠30以形成沟槽，并且在所得沟槽中形成替换栅极堆叠50。根据一些实施例，栅极堆叠50包括栅极电介质52(包括界面层52A和高k电介质层52B，图8D)和栅极电极54。界面层52A可以包括氧化硅。高k电介质层52B可以包括氧化铪、氧化锆、氧化镧等。栅极电极54可以包括TiN、TiSiN、TaN、TiAlN、TiAl、钴、钨等。因此，栅极电极54也被称为金属栅极54。
接下来，形成工艺继续进行到对栅极堆叠50的切割以及对突出的鳍24’的切割，以形成隔离的晶体管。栅极堆叠50的切割被称为切割金属栅极(CMG)工艺。突出的半导体鳍24’的切割被称为扩散边缘上的连续金属(Continuous Metal On-Diffusion Edge，CMODE)工艺，或者有时被称为扩散边缘上的切割金属(Cut Metal on-Diffusion Edge，CMODE)工艺。应当理解的是，在所示的示例实施例中，执行了CMODE工艺，其中在形成替换栅极堆叠50之后，执行对突出的半导体鳍24’的切割。根据替代实施例，在形成替换栅极堆叠50之前，执行对突出的半导体鳍24’的切割，并且虚设栅极堆叠30(图6)被切割。因此，相应的工艺被称为扩散边缘上的连续多晶硅(Continuous Poly On Diffusion Edge，CPODE)工艺或扩散边缘上的切割多晶硅(Cut Poly On Diffusion Edge，CPODE)工艺。在所示的CMG工艺和CMODE工艺中，示出了切割位置的一些示例，如图8B所示。应当理解的是，取决于晶体管的设计，可以在不同的位置处并且以不同的尺寸来执行切割工艺。
图8A和图8B分别示出了在形成硬掩模层56、蚀刻掩模58、和蚀刻掩模58中的相应开口60时的透视图和俯视图。图8C示出了从图8B中的横截面8C-8C获得的横截面视图。图8D示出了从图8B中的横截面8D-8D获得的横截面视图。如图8B所示，多个突出的鳍24’和源极/漏极区域42具有平行于X方向延伸的纵向方向，并且替换栅极堆叠50具有平行于Y方向的纵向方向。突出的鳍24’位于替换栅极堆叠50的正下方。在替换栅极堆叠50之间形成源极/漏极区域42。ILD 48和CESL 46以及栅极间隔件38(图7)在图8A中没有被示出。根据一些实施例，取决于电路设计，每个开口60延伸以覆盖单个或多个替换栅极堆叠50。
根据一些实施例，沉积了硬掩模层56，并且硬掩模层56包括多层结构。相应工艺被示出为如图17所示的工艺流程200中的工艺212。例如，图8C和图8D示出了其中硬掩膜层56包括氮化硅层56A、硅层56B和氮化硅层56C的示例。根据替代实施例，使用了单层硬掩模56，该单层硬掩模56可以由氮化硅形成，或包括氮化硅。
然后形成蚀刻掩模58，如图8A、图8C和图8D所示。相应工艺被示出为如图17所示的工艺流程200中的工艺214。蚀刻掩模58还可以具有单层结构(该单层结构可以包括光致抗蚀剂)或双层结构(包括底部抗反射涂层(BARC)和光致抗蚀剂)。替代地，蚀刻掩模58可以具有三层，该三层可以包括底层、在底层之上的中间层、和顶层，该顶层可以是经图案化的光致抗蚀剂。开口60被形成在蚀刻掩模58中。在图8C和图8D以及一些后续附图中，线22T表示STI区域22的顶表面的水平，并且线22B表示STI区域22的底表面的水平。STI区域22位于线22T和22B之间的水平处，该线22T和22B分别表示STI区域22的顶表面和底表面。
接下来，蚀刻掩模58被用于蚀刻掩模层56。相应工艺被示出为如图17所示的工艺流程200中的工艺216。根据一些实施例，蚀刻工艺包括主蚀刻工艺，其后跟随着过度蚀刻工艺(over-etching process)。取决于掩模层56的材料，可以使用选自CH2F2、CF4、O2、Ar及其组合的工艺气体来执行主蚀刻工艺。可以使用选自CH3F、O2、Ar及其组合的工艺气体来执行过度蚀刻工艺。蚀刻可以是各向异性的。
接下来，蚀刻替换栅极堆叠50的暴露部分。相应工艺被示出为如图17所示的工艺流程200中的工艺218。所得结构如图9A和图9B所示，图9A和图9B示出了横截面视图。沟槽62因此形成在替换栅极堆叠50中，如图9A和图9B所示，图9A和图9B分别从与图8C和图8D相同的平面获得。沟槽62因此延伸到替换栅极堆叠50中。在蚀刻替换栅极堆叠50之前，蚀刻掩模58可以被(或可以不被)去除。对替换栅极堆叠50的蚀刻是各向异性的。根据一些实施例，执行蚀刻，直到STI区域22被蚀刻穿过，并且蚀刻工艺停止于半导体衬底20的体部分的顶表面。根据替代实施例，蚀刻停止于STI区域22的顶表面。在蚀刻工艺之后，去除蚀刻掩模58(如果蚀刻掩模58在先前工艺中没有被去除的话)。图9C示出了晶圆10的透视图，该透视图示出了沟槽62的形成。
在蚀刻工艺中，还可以蚀刻栅极间隔件38和ILD 48，如图9B和图9C所示。根据一些实施例，如图9B所示，由于形貌结构，可能存在STI区域22的一些残留部分(标记为22’)。STI残留部分22’可以具有比未蚀刻的STI区域22的厚度T1小的减小厚度T2。例如，根据一些实施例，比率T2/T1可以小于约0.7。根据替代实施例，STI区域22的位于沟槽62正下方的部分被全部去除，并且所示的STI残留部分22’没有被保留。
图9C示出了根据一些实施例的沟槽62的透视图。硬掩模层56在图9C中未示出(尽管硬掩模层56此时存在)，使得可以查看沟槽62与其他特征(例如，替换栅极堆叠50、CESL46、ILD 48和栅极间隔件38)的关系。
在后续工艺中，沉积了电介质层64(包括电介质衬里64A和电介质填充区域64B)，如图10A和图10B所示，图10A和图10B也分别从与图9A和图9B相同的平面获得。相应工艺被示出为如图17所示的工艺流程200中的工艺220。电介质层64包括延伸进入沟槽62(图9A和图9B)以形成隔离区域的一些部分，以及位于掩模层56、ILD 48和栅极间隔件38(在图9C中示出)的顶表面之上的一些水平部分。
根据一些实施例，电介质层64包括电介质衬里64A和在电介质衬里64A之上的电介质填充区域64B。电介质衬里64A和电介质填充区域64B的材料彼此不同。电介质衬里64A可以具有比电介质填充区域64B更高的氮原子百分比，并且电介质填充区域64B可以具有比电介质衬里64A更高的氧原子百分比。根据一些实施例，电介质衬里64A由氮化硅形成，其中不含氧，并且电介质填充区域64B由氧化硅形成，其中不含氮。在电介质填充区域64B中可以形成(或可以不形成)接缝65。
根据替代实施例，电介质衬里64A和电介质填充区域64B都包括氮氧化硅，并且电介质衬里64A中的氮原子百分比高于电介质填充区域64B中的氮原子百分比。例如，电介质衬里64A中的氧原子百分比可以在约5％和约40％之间的范围内，并且电介质填充区域64B中的氧原子百分比可以在约40％和约70％之间的范围内。另一方面，电介质衬里64A中的氮原子百分比可以在约40％和约70％之间的范围内，并且电介质填充区域64B中的氮原子百分比可以在约5％和约40％之间的范围内。
根据一些实施例，电介质衬里64A和电介质填充区域64B中的一者或两者被沉积为具有均匀组合物，该均匀组合物具有均匀硅原子百分比、均匀氧原子百分比和均匀氮原子百分比。根据替代实施例，电介质衬里64A和电介质填充区域64B中的一者或两者包括具有逐渐改变的氮和氧原子百分比的部分。例如，电介质衬里64A可以由氮化硅(或SiON)形成，并且工艺气体逐渐改变以增加用于添加氧的前体的流量(使得可以添加更多的氧)，并且减少用于添加氮的前体的流量。可以形成(也可以不形成)氮化硅或SiON(具有均匀组合物)的底部层。工艺条件可以改变，直到最顶层是氧化硅层或SiON层。根据这些实施例，逐渐改变的层和顶部氧化硅层或SiON层可以被共同地视为电介质填充区域64B的部分，而底部氮化硅层或SiON层可以被视为电介质衬里64A。
根据一些实施例，可以使用ALD、CVD等来形成电介质衬里64A和电介质填充区域64B中的每一者。用于形成氮化硅的前体可以包括含氮气体(例如，NH3、N2等等)、以及含硅气体(例如，硅烷(SiH4)、二硅烷(Si2H4)、二氯硅烷(DCS，SiH2Cl2)等等)。用于形成氧化硅的前体可以包括SiCl4、H2O、聚硅氮烷(polysilazane)、三乙胺(trisilylamine，TSA)、有机氨基硅烷(organoaminosilane)、O2等等。用于形成SiON的前体可以包括上述用于形成氧化硅的前体和用于形成氮化硅的前体。
氮化硅的形成可以采用包括在约350℃和约450℃之间的范围内的晶圆温度的工艺条件来执行。沉积腔室的腔室压力可以在约2托和约5托之间的范围内。RF功率可以在约400瓦和约500瓦之间的范围内。氧化硅的形成可以采用包括在约200℃和约300℃之间的范围内的晶圆温度的工艺条件来执行。沉积腔室的腔室压力可以在约2.5托和约5托之间的范围内。RF功率可以在约150瓦和约500瓦之间的范围内。
根据一些实施例，电介质衬里64A的厚度被控制为不太薄和不太厚。如果电介质衬里64A(其可以包括比氧化硅具有更高k值的SiN)太厚，或者整个沟槽62被填充有SiN，则所得栅极隔离区域64’(图12A)的k值将过高。这导致电容变化很大，并且环形振荡器性能下降。如果电介质衬里64A太薄(或者没有电介质衬里64A，并且氧化硅占据整个沟槽62)，则相邻的FinFET的阈值电压将不希望地偏移。根据一些实施例，厚度比率T3/T4(图10A)可以小于约0.1，或者可以小于约0.05，其中厚度T3是电介质衬里64A的厚度，并且厚度T4是电介质衬里64A和电介质填充区域64B的总厚度。厚度T3和T4可以在与替换栅极堆叠50和STI区域22之间的界面相同的水平处进行测量。
在沉积了电介质衬里64A和电介质填充区域64B之后，执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺。平坦化工艺可以停止于电介质衬里64A的顶部水平部分，并且图10A和图10B示出了平坦化工艺停止的水平67。电介质衬里64A和电介质填充区域64B的剩余部分在下面统称为栅极隔离区域64’，并且可以替代地称为电介质插塞64’。
接下来，如图11、图12A和图12B(其示出了俯视图和横截面视图)所示，形成蚀刻掩模68以覆盖晶圆10，然后对蚀刻掩模68进行图案化以形成开口70。相应工艺被示出为如图17所示的工艺流程200中的工艺222。图12A示出了图11所示的结构的横截面视图，其中该横截面视图从图11中的横截面12A-12A获得。图12B示出了图11中的横截面12B-12B。类似地，蚀刻掩模68可以是单层蚀刻掩模(包括光致抗蚀剂)、双层蚀刻掩模(包括光致抗蚀剂和底部抗反射涂层)、或三层蚀刻掩模。每个开口70被形成为与替换栅极堆叠50的部分重叠，替换栅极堆叠50的暴露部分可以在两个相邻的栅极隔离区域64’之间。参考图12A，蚀刻掩模68的边缘可以竖直地对准栅极隔离区域64’的边缘。根据替代实施例，蚀刻掩模68的边缘部分也可以与栅极隔离区域64’重叠，以提供一些工艺裕度(process margin)。
如图11、图12A和图12B所示的蚀刻掩模68然后被用来蚀刻下面的电介质衬里64A、硬掩模层56和替换栅极堆叠50，使得沟槽72被形成为延伸进入替换栅极堆叠50。相应工艺被示出为如图17所示的工艺流程200中的工艺224。所得结构在图13A-1中示出。突出的半导体鳍24’因此被暴露。根据一些实施例，电介质衬里64A和硬掩模层56的蚀刻可以包括主蚀刻工艺，其后跟随着过度蚀刻工艺。可以使用选自CH2F2、CF4、O2、Ar及其组合的工艺气体来执行主蚀刻工艺。可以使用选自CH3F、O2、Ar及其组合的工艺气体来执行过度蚀刻工艺。蚀刻是各向异性的。
替换栅极堆叠50的蚀刻是基于替换栅极堆叠50的材料的，并且可以包括第一蚀刻工艺和在第一蚀刻工艺之后的第二蚀刻工艺。可以使用HCl、H2O2、和H2O作为蚀刻化学物质(通过干法蚀刻以去除栅极电极)来执行第一蚀刻工艺。第一蚀刻工艺可以例如在约50℃和约80℃之间的较高温度下执行。蚀刻持续时间可以在约150秒和约200秒之间的范围内。可以使用H28O4作为蚀刻化学物质(通过湿法蚀刻以去除栅极电介质)来执行第二蚀刻工艺。第二蚀刻工艺可以例如在约150℃和约200℃之间的较高温度下执行，持续时间在约20秒和约100秒之间的范围内。
根据一些实施例，区域74中的电介质衬里部分64A在蚀刻工艺之后保留。根据替代实施例，可以去除区域74中的电介质衬里部分64A。区域74中的电介质衬里部分64A的去除或保留受到若干因素的影响，例如，蚀刻掩模68的边缘的位置、工艺变化、材料、和蚀刻化学物质等等。此外，一些区域74中的一些电介质衬里部分64A可以被去除，而一些其他区域74中的一些其他电介质衬里部分64A可以不被去除。例如，图13A-1所示的左侧区域74中的电介质衬里部分64A可以在一个示例中保留，而图13A-1所示的右侧区域74中的电介质衬里部分64A可以被去除，从而暴露相应的电介质填充区域64B的侧壁。
接下来，蚀刻突出的鳍24’。相应工艺被示出为如图17所示的工艺流程200中的工艺226。在去除突出的鳍24’之后，位于STI区域22之间的下面的半导体条带24也被蚀刻，从而产生沟槽75。所得结构在图13A-2中示出。可以执行蚀刻，直到所得沟槽75的底部低于STI区域22的底表面22B。因此，沟槽75延伸进入衬底20的位于STI区域22下面的体部分。
图13B示出了图13A-2所示的结构的横截面视图，并且该横截面视图从图12B所采用的同一竖直平面获得。
如图13A-2和图13B所示的沟槽72和75的剩余部分然后被填充有电介质层76，如图14A和图14B所示。相应工艺被示出为如图17所示的工艺流程200中的工艺228。根据一些实施例，电介质层76包括电介质衬里76A和在电介质衬里76A之上的电介质填充区域76B。在电介质填充区域76B中可以形成(或可以不形成)接缝79。电介质衬里76A和电介质填充区域76B的材料彼此不同。根据一些实施例，电介质衬里76A和电介质填充区域76B的组合物分别与电介质衬里64A和电介质填充区域64B的组合物相反，这将在后续段落中详细讨论。
根据区域74中的电介质衬里64A的部分被去除的一些实施例，电介质衬里76A可以与电介质填充区域64B实体接触以形成竖直界面。否则，当区域74中的电介质衬里64A的部分未被去除时，电介质衬里64A和76A彼此接触以形成竖直界面。
电介质衬里76A可以具有比电介质填充区域76B更高的氧原子百分比，电介质填充区域76B可以具有比电介质衬里76A更高的氮原子百分比。这与电介质层64相反。根据一些实施例，电介质衬里76A由氧化硅形成，其中不含氮，并且电介质填充区域76B由氮化硅形成，其中不含氧。根据替代实施例，电介质衬里76A和电介质填充区域76B都包括氮氧化硅，并且电介质衬里76A中的氮原子百分比低于电介质填充区域76B中的氮原子百分比，而电介质衬里76A中的氧原子百分比高于电介质填充区域76B中的氧原子百分比。例如，电介质衬里76A中的氮原子百分比可以在约5％和约40％之间的范围内，并且电介质填充区域76B中的氮原子百分比可以在约40％和约70％之间的范围内。另一方面，电介质衬里76A中的氧原子百分比可以在约40％和约70％之间的范围内，并且电介质填充区域76B中的氧原子百分比可以在约5％和约40％之间的范围内。
根据一些实施例，电介质衬里76A和电介质填充区域76B中的一者或两者被沉积为具有均匀组合物，该均匀组合物具有均匀硅原子百分比、均匀氧原子百分比和均匀氮原子百分比。根据替代实施例，电介质衬里76A和电介质填充区域76B中的一者或两者包括具有逐渐改变的氮和氧原子百分比的部分。例如，电介质衬里76A可以由氧化硅(或SiON)形成，并且工艺气体逐渐改变以增加用于添加氮的前体的流量(使得可以向上层添加更多的氮)，并且减少用于添加氧的前体的流量。可以存在(或可以不存在)具有均匀组合物的底部层，该底部层是氧化硅层或SiON层。工艺条件可以改变，直到最顶层是氮化硅层或氮氧化硅层。根据这些实施例，逐渐改变的层和顶部氮化硅层(或SiON层)可以被共同地视为电介质填充区域76B的部分，而底部氧化硅层(或SiON层)可以被视为电介质衬里。
根据一些实施例，可以使用ALD、CVD等来形成电介质衬里76A和电介质填充区域76B中的每一者。电介质衬里76A和电介质填充区域76B的前体和形成工艺条件可以分别参考电介质填充区域64B和电介质衬里64A的形成而找到，因此不再重复。
根据一些实施例，电介质衬里76A的厚度被控制为不太厚和不太薄。如果电介质衬里76A(其可以包括氧化硅)太厚(或者整个沟槽72和75被填充有氧化硅)，则相邻的FinFET的阈值电压将不希望地偏移。如果电介质衬里76A太薄(或没有形成)，则由于氮化硅具有较高泄漏，在没有氧化硅电介质衬里提供的泄漏隔离能力的情况下，泄漏电流可能不希望地增加。
根据一些实施例，厚度比率T5/T6(图14A)可以小于约0.1，或者可以小于约0.05，其中厚度T5是电介质衬里76A的厚度，并且厚度T6是电介质衬里76A和电介质填充区域76B的总厚度。厚度T5和T6可以在STI区域22的中间高度处进行测量。
在沉积了电介质衬里76A和电介质填充区域76B之后，执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺。相应工艺被示出为如图17所示的工艺流程200中的工艺230。当ILD 48、CESL 46和替换栅极堆叠50被暴露时，平坦化工艺可以停止。所得结构在图15A和图15B中示出。电介质衬里76A和电介质填充区域76B的剩余部分在下面统称为鳍隔离区域76’，并且可以替代地称为电介质插塞76’。图15C示出了图15A和图15B所示的结构的俯视图。
图15A示出了图15C中的横截面15A-15A。图15B示出了图15C中的横截面15B-15B。图15D示出了图15A、图15B和图15C所示的部分结构的透视图。在图15D中，栅极隔离区域64’靠近鳍隔离区域76’，并且栅极隔离区域64’连接到鳍隔离区域76’。此外，还标记了区域74(电介质衬里64A的一些部分可以从该区域74中去除)。
图16A和图16B示出了一些上部特征的形成，这些上部特征包括电介质硬掩模77、蚀刻停止层78、ILD 80、栅极接触插塞82(图16A)、源极/漏极接触插塞84和88(图16B)、以及源极/漏极硅化物区域86。因此，形成了FinFET 90。相应工艺被示出为如图17所示的工艺流程200中的工艺232。
如图16A所示，FinFET 90通过栅极隔离区域64’(也称为CMG区域64’)和鳍隔离区域76’(也称为CMODE区域76’)彼此隔离，该栅极隔离区域64’和鳍隔离区域76’两者都可以是双层区域。与鳍隔离区域76’相比，栅极隔离区域64’可以具有相反的氧和氮组合物。此外，如图16A所示，区域74中的电介质衬里64的部分可以存在，或者可以被去除。当被去除时，电介质填充区域64B和电介质衬里76A将彼此实体接触以形成竖直界面。
本公开的实施例具有一些有利的特征。在鳍隔离区域(CMODE)中使用氧化硅基电介质衬里可以有助于减少泄漏电流并且增加击穿电压，而在CMODE区域中使用SiN基材料用于相应的电介质填充区域可以防止附近晶体管的阈值电压发生不希望的偏移。在CMG区域中使用氧化硅基材料用于相应的电介质填充区域可以降低CMG区域的k值，并且有助于防止附近晶体管的阈值电压发生不希望的偏移。使用SiN基电介质衬里用于栅极隔离区域可以提高对替换栅极堆叠的附着力。
根据本公开的一些实施例，一种方法，包括：在半导体区域上形成栅极堆叠，其中，所述半导体区域在体半导体衬底之上；蚀刻所述栅极堆叠以形成第一沟槽，其中，所述第一沟槽将所述栅极堆叠分离为第一栅极堆叠部分和第二栅极堆叠部分；形成填充所述第一沟槽的栅极隔离区域，其中，所述栅极隔离区域包括：氮化硅衬里；以及氧化硅填充区域，与所述氮化硅衬里的第一底部部分重叠；蚀刻所述栅极堆叠以形成第二沟槽，其中，突出的半导体鳍暴露于所述第二沟槽；蚀刻所述突出的半导体鳍以将所述第二沟槽延伸到所述体半导体衬底中；以及形成填充所述第二沟槽的鳍隔离区域，其中，所述鳍隔离区域包括：氧化硅衬里；以及氮化硅填充区域，与所述氧化硅衬里的第二底部部分重叠。
在实施例中，所述栅极隔离区域中的氮化硅衬里包括第一侧壁，该第一侧壁与所述鳍隔离区域中的氧化硅衬里的第二侧壁接触。在实施例中，在形成所述第二沟槽时，去除所述栅极隔离区域中的氮化硅衬里的竖直部分，并且其中，所述栅极隔离区域中的氧化硅填充区域与所述鳍隔离区域中的氧化硅衬里接触以形成竖直界面。在实施例中，在形成所述第一沟槽时，同时蚀刻多个栅极堆叠，其中所述多个栅极堆叠包括所述栅极堆叠。在实施例中，蚀刻所述栅极堆叠以形成所述第一沟槽包括：形成多个硬掩模层；以及图案化所述多个硬掩模层，其中，所述第一沟槽是使用所述多个硬掩模层作为蚀刻掩模来形成的。在实施例中，所述方法还包括：在蚀刻所述栅极堆叠以形成所述第二沟槽之前，蚀刻穿过所述多个硬掩模层。
在实施例中，所述多个硬掩模层包括：第一氮化硅层；硅层，在所述第一氮化硅层之上；以及第二氮化硅层，在所述硅层之上。在实施例中，所述第一沟槽穿过浅沟槽隔离区域，并且所述第一沟槽停止于所述体半导体衬底。在实施例中，在形成所述第一沟槽时，蚀刻邻近所述栅极堆叠的附加栅极堆叠，并且所述第一沟槽连续延伸进入：由所述栅极堆叠和所述附加栅极堆叠的去除部分留下的空间；以及由所述浅沟槽隔离区域的顶部部分留下的空间。在实施例中，在形成所述第一沟槽之后，所述浅沟槽隔离区域的底部部分保留。
根据本公开的一些实施例，一种结构，包括：第一栅极堆叠，在半导体区域上，其中，所述第一栅极堆叠包括第一栅极堆叠部分和第二栅极堆叠部分；栅极隔离区域，在所述第一栅极堆叠部分和所述第二栅极堆叠部分之间，其中，所述栅极隔离区域包括：第一电介质衬里；以及第一填充区域，与所述第一电介质衬里的第一底部部分重叠；以及鳍隔离区域，穿过第二栅极堆叠，并且穿过所述第二栅极堆叠下方的浅沟槽隔离区域，其中，所述鳍隔离区域包括：第二电介质衬里，其中，所述第一电介质衬里具有与所述第二电介质衬里不同的氮原子百分比；以及第二填充区域，与所述第二电介质衬里的第二底部部分重叠，其中，所述第一填充区域具有与所述第二填充区域不同的氧原子百分比。
在实施例中，所述第一电介质衬里包括第一侧壁，该第一侧壁与所述第二电介质衬里的第二侧壁接触以形成竖直界面。在实施例中，所述第一填充区域接触所述第二电介质衬里以形成竖直界面。在实施例中，所述第一电介质衬里包括氮化硅，并且所述第二电介质衬里包括氧化硅，所述第一填充区域包括氧化硅，并且所述第二填充区域包括氮化硅。在实施例中，所述第一电介质衬里和所述第二填充区域中基本上不含氧，并且所述第一填充区域和所述第二电介质衬里中基本上不含氮。在实施例中，所述第一电介质衬里、所述第二电介质衬里、所述第一填充区域和所述第二填充区域中的每一者都包括氮氧化硅。在实施例中，所述第一栅极堆叠和所述第二栅极堆叠是同一细长栅极堆叠的部分。
根据本公开的一些实施例，一种结构，包括：栅极堆叠，在半导体区域上，其中，所述栅极堆叠具有第一纵向方向；源极区域和漏极区域，在所述栅极堆叠的相反侧；栅极隔离区域，与所述栅极堆叠的末端接触，其中，所述栅极隔离区域具有垂直于所述第一纵向方向的第二纵向方向，并且其中，所述栅极隔离区域包括：氮化硅衬里；以及氧化硅填充区域，与所述氮化硅衬里的第一底部部分重叠；以及鳍隔离区域，具有平行于所述第一纵向方向的第三纵向方向，其中，所述栅极堆叠和所述鳍隔离区域与所述栅极隔离区域的相反侧壁接触，并且其中，所述鳍隔离区域包括：氧化硅衬里；以及氮化硅填充区域，与所述氧化硅衬里的第二底部部分重叠。在实施例中，所述栅极堆叠和所述鳍隔离区域沿直线对齐。在实施例中，所述氮化硅衬里和所述氧化硅衬里都是共形层。
以上公开内容概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种制造半导体结构的方法，包括：在半导体区域上形成栅极堆叠，其中，所述半导体区域在体半导体衬底之上；蚀刻所述栅极堆叠以形成第一沟槽，其中，所述第一沟槽将所述栅极堆叠分离为第一栅极堆叠部分和第二栅极堆叠部分；形成填充所述第一沟槽的栅极隔离区域，其中，所述栅极隔离区域包括：氮化硅衬里；以及氧化硅填充区域，与所述氮化硅衬里的第一底部部分重叠；蚀刻所述栅极堆叠以形成第二沟槽，其中，突出的半导体鳍暴露于所述第二沟槽；蚀刻所述突出的半导体鳍以将所述第二沟槽延伸到所述体半导体衬底中；以及形成填充所述第二沟槽的鳍隔离区域，其中，所述鳍隔离区域包括：氧化硅衬里；以及氮化硅填充区域，与所述氧化硅衬里的第二底部部分重叠。
示例2是示例1所述的方法，其中，所述栅极隔离区域中的氮化硅衬里包括第一侧壁，该第一侧壁与所述鳍隔离区域中的氧化硅衬里的第二侧壁接触。
示例3是示例1所述的方法，其中，在形成所述第二沟槽时，去除所述栅极隔离区域中的氮化硅衬里的竖直部分，并且其中，所述栅极隔离区域中的氧化硅填充区域与所述鳍隔离区域中的氧化硅衬里接触以形成竖直界面。
示例4是示例1所述的方法，其中，在形成所述第一沟槽时，同时蚀刻多个栅极堆叠，其中，所述多个栅极堆叠包括所述栅极堆叠。
示例5是示例1所述的方法，其中，蚀刻所述栅极堆叠以形成所述第一沟槽包括：形成多个硬掩模层；以及图案化所述多个硬掩模层，其中，所述第一沟槽是使用所述多个硬掩模层作为蚀刻掩模来形成的。
示例6是示例5所述的方法，还包括：在蚀刻所述栅极堆叠以形成所述第二沟槽之前，蚀刻穿过所述多个硬掩模层。
示例7是示例5所述的方法，其中，所述多个硬掩模层包括：第一氮化硅层；硅层，在所述第一氮化硅层之上；以及第二氮化硅层，在所述硅层之上。
示例8是示例1所述的方法，其中，所述第一沟槽穿过浅沟槽隔离区域，并且所述第一沟槽停止于所述体半导体衬底。
示例9是示例1所述的方法，其中，在形成所述第一沟槽时，蚀刻邻近所述栅极堆叠的附加栅极堆叠，并且所述第一沟槽连续地延伸进入：由所述栅极堆叠和所述附加栅极堆叠的去除部分留下的空间；以及由浅沟槽隔离区域的顶部部分留下的空间。
示例10是示例9所述的方法，其中，在形成所述第一沟槽之后，所述浅沟槽隔离区域的底部部分保留。
示例11是一种半导体结构，包括：第一栅极堆叠，在半导体区域上，其中，所述第一栅极堆叠包括第一栅极堆叠部分和第二栅极堆叠部分；栅极隔离区域，在所述第一栅极堆叠部分和所述第二栅极堆叠部分之间，其中，所述栅极隔离区域包括：第一电介质衬里；以及第一填充区域，与所述第一电介质衬里的第一底部部分重叠；以及鳍隔离区域，穿过第二栅极堆叠，并且穿过所述第二栅极堆叠下方的浅沟槽隔离区域，其中，所述鳍隔离区域包括：第二电介质衬里，其中，所述第一电介质衬里具有与所述第二电介质衬里不同的氮原子百分比；以及第二填充区域，与所述第2电介质衬里的第二底部部分重叠，其中，所述第一填充区域具有与所述第二填充区域不同的氧原子百分比。
示例12是示例11所述的结构，其中，所述第一电介质衬里包括第一侧壁，该第一侧壁与所述第二电介质衬里的第二侧壁接触以形成竖直界面。
示例13是示例11所述的结构，其中，所述第一填充区域接触所述第二电介质衬里以形成竖直界面。
示例14是示例11所述的结构，其中，所述第一电介质衬里包括氮化硅，并且所述第二电介质衬里包括氧化硅，所述第一填充区域包括氧化硅，并且所述第二填充区域包括氮化硅。
示例15是示例14所述的结构，其中，所述第一电介质衬里和所述第二填充区域中基本上不含氧，并且所述第一填充区域和所述第二电介质衬里中基本上不含氮。
示例16是示例11所述的结构，其中，所述第一电介质衬里、所述第二电介质衬里、所述第一填充区域和所述第二填充区域中的每一者都包括氮氧化硅。
示例17是示例11所述的结构，其中，所述第一栅极堆叠和所述第二栅极堆叠是同一细长栅极堆叠的部分。
示例18是一种半导体结构，包括：栅极堆叠，在半导体区域上，其中，所述栅极堆叠具有第一纵向方向；源极区域和漏极区域，在所述栅极堆叠的相反侧；栅极隔离区域，与所述栅极堆叠的末端接触，其中，所述栅极隔离区域具有垂直于所述第一纵向方向的第二纵向方向，并且其中，所述栅极隔离区域包括：氮化硅衬里；以及氧化硅填充区域，与所述氮化硅衬里的第一底部部分重叠；以及鳍隔离区域，具有平行于所述第一纵向方向的第三纵向方向，其中，所述栅极堆叠和所述鳍隔离区域与所述栅极隔离区域的相反侧壁接触，并且其中，所述鳍隔离区域包括：氧化硅衬里；以及氮化硅填充区域，与所述氧化硅衬里的第二底部部分重叠。
示例19是示例18所述的结构，其中，所述栅极堆叠和所述鳍隔离区域沿直线对齐。
示例20是示例18所述的结构，其中，所述氮化硅衬里和所述氧化硅衬里都是共形层。

Claims (10)

1.一种制造半导体结构的方法，包括：
在半导体区域上形成栅极堆叠，其中，所述半导体区域在体半导体衬底之上；
蚀刻所述栅极堆叠以形成第一沟槽，其中，所述第一沟槽将所述栅极堆叠分离为第一栅极堆叠部分和第二栅极堆叠部分；
形成填充所述第一沟槽的栅极隔离区域，其中，所述栅极隔离区域包括：
氮化硅衬里；以及
氧化硅填充区域，与所述氮化硅衬里的第一底部部分重叠；
蚀刻所述栅极堆叠以形成第二沟槽，其中，突出的半导体鳍暴露于所述第二沟槽；
蚀刻所述突出的半导体鳍以将所述第二沟槽延伸到所述体半导体衬底中；以及
形成填充所述第二沟槽的鳍隔离区域，其中，所述鳍隔离区域包括：
氧化硅衬里；以及
氮化硅填充区域，与所述氧化硅衬里的第二底部部分重叠。
2.根据权利要求1所述的方法，其中，所述栅极隔离区域中的氮化硅衬里包括第一侧壁，该第一侧壁与所述鳍隔离区域中的氧化硅衬里的第二侧壁接触。
3.根据权利要求1所述的方法，其中，在形成所述第二沟槽时，去除所述栅极隔离区域中的氮化硅衬里的竖直部分，并且其中，所述栅极隔离区域中的氧化硅填充区域与所述鳍隔离区域中的氧化硅衬里接触以形成竖直界面。
4.根据权利要求1所述的方法，其中，在形成所述第一沟槽时，同时蚀刻多个栅极堆叠，其中，所述多个栅极堆叠包括所述栅极堆叠。
5.根据权利要求1所述的方法，其中，蚀刻所述栅极堆叠以形成所述第一沟槽包括：
形成多个硬掩模层；以及
图案化所述多个硬掩模层，其中，所述第一沟槽是使用所述多个硬掩模层作为蚀刻掩模来形成的。
6.根据权利要求5所述的方法，还包括：在蚀刻所述栅极堆叠以形成所述第二沟槽之前，蚀刻穿过所述多个硬掩模层。
7.根据权利要求5所述的方法，其中，所述多个硬掩模层包括：
第一氮化硅层；
硅层，在所述第一氮化硅层之上；以及
第二氮化硅层，在所述硅层之上。
8.根据权利要求1所述的方法，其中，所述第一沟槽穿过浅沟槽隔离区域，并且所述第一沟槽停止于所述体半导体衬底。
9.一种半导体结构，包括：
第一栅极堆叠，在半导体区域上，其中，所述第一栅极堆叠包括第一栅极堆叠部分和第二栅极堆叠部分；
栅极隔离区域，在所述第一栅极堆叠部分和所述第二栅极堆叠部分之间，其中，所述栅极隔离区域包括：
第一电介质衬里；以及
第一填充区域，与所述第一电介质衬里的第一底部部分重叠；以及
鳍隔离区域，穿过第二栅极堆叠，并且穿过所述第二栅极堆叠下方的浅沟槽隔离区域，其中，所述鳍隔离区域包括：
第二电介质衬里，其中，所述第一电介质衬里具有与所述第二电介质衬里不同的氮原子百分比；以及
第二填充区域，与所述第二电介质衬里的第二底部部分重叠，其中，所述第一填充区域具有与所述第二填充区域不同的氧原子百分比。
10.一种半导体结构，包括：
栅极堆叠，在半导体区域上，其中，所述栅极堆叠具有第一纵向方向；
源极区域和漏极区域，在所述栅极堆叠的相反侧；
栅极隔离区域，与所述栅极堆叠的末端接触，其中，所述栅极隔离区域具有垂直于所述第一纵向方向的第二纵向方向，并且其中，所述栅极隔离区域包括：
氮化硅衬里；以及
氧化硅填充区域，与所述氮化硅衬里的第一底部部分重叠；以及鳍隔离区域，具有平行于所述第一纵向方向的第三纵向方向，其中，所述栅极堆叠和所述鳍隔离区域与所述栅极隔离区域的相反侧壁接触，并且其中，所述鳍隔离区域包括：
氧化硅衬里；以及
氮化硅填充区域，与所述氧化硅衬里的第二底部部分重叠。
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