KR20180066940A - 반도체 소자의 제조 방법 - Google Patents

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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는, 기판 상에 서로 인접하는 제1 내지 제4 게이트 전극들을 형성하는 것, 상기 제1 내지 제4 게이트 전극들은 제1 방향으로 연장되고, 상기 제1 내지 제4 게이트 전극들은 제1 방향과 교차하는 제2 방향으로 배열되며; 상기 제1 내지 제4 게이트 전극들 상에 제1 내지 제4 캡핑 패턴들을 각각 형성하는 것; 상기 제1 내지 제4 게이트 전극들 사이의 공간들을 채우는 층간 절연막을 형성하는 것; 상기 층간 절연막 상에 하드 마스크 패턴을 형성하는 것, 상기 하드 마스크 패턴은 상기 제2 내지 제4 캡핑 패턴들을 선택적으로 노출하는 개구부를 갖고; 상기 하드 마스크 패턴을 식각 마스크로 상기 제2 및 제3 게이트 전극들 사이 및 상기 제3 및 제4 게이트 전극들 사이의 상기 층간 절연막을 식각하여, 홀들을 형성하는 것; 상기 홀들을 채우는 배리어막 및 도전막을 순차적으로 형성하는 것; 상기 하드 마스크 패턴이 노출될 때까지 제1 평탄화 공정을 수행하는 것; 상기 제2 내지 제4 캡핑 패턴들을 덮는 상기 배리어막의 일부가 노출될 때까지 제2 평탄화 공정을 수행하는 것; 및 상기 제1 내지 제4 캡핑 패턴들이 완전히 노출될 때까지 제3 평탄화 공정을 수행하는 것을 포함한다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 자기 정렬 콘택들을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 서로 인접하는 제1 내지 제4 게이트 전극들을 형성하는 것, 상기 제1 내지 제4 게이트 전극들은 제1 방향으로 연장되고, 상기 제1 내지 제4 게이트 전극들은 제1 방향과 교차하는 제2 방향으로 배열되며; 상기 제1 내지 제4 게이트 전극들 상에 제1 내지 제4 캡핑 패턴들을 각각 형성하는 것; 상기 제1 내지 제4 게이트 전극들 사이의 공간들을 채우는 층간 절연막을 형성하는 것; 상기 층간 절연막 상에 하드 마스크 패턴을 형성하는 것, 상기 하드 마스크 패턴은 상기 제2 내지 제4 캡핑 패턴들을 선택적으로 노출하는 개구부를 갖고; 상기 하드 마스크 패턴을 식각 마스크로 상기 제2 및 제3 게이트 전극들 사이 및 상기 제3 및 제4 게이트 전극들 사이의 상기 층간 절연막을 식각하여, 홀들을 형성하는 것; 상기 홀들을 채우는 배리어막 및 도전막을 순차적으로 형성하는 것; 상기 하드 마스크 패턴이 노출될 때까지 제1 평탄화 공정을 수행하는 것; 상기 제2 내지 제4 캡핑 패턴들을 덮는 상기 배리어막의 일부가 노출될 때까지 제2 평탄화 공정을 수행하는 것; 및 상기 제1 내지 제4 캡핑 패턴들이 완전히 노출될 때까지 제3 평탄화 공정을 수행하는 것을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 게이트 구조체들을 형성하는 것; 상기 게이트 구조체들 사이의 공간들을 채우는 층간 절연막을 형성하는 것; 층간 절연막 상에, 상기 게이트 구조체들의 일부를 노출하는 하드 마스크 패턴을 형성하는 것; 상기 하드 마스크 패턴을 식각 마스크로 상기 층간 절연막을 식각하는 것; 상기 기판의 전면 상에 배리어막 및 도전막을 순차적으로 형성하는 것; 상기 하드 마스크 패턴이 노출될 때까지 제1 평탄화 공정을 수행하는 것; 상기 게이트 구조체들의 상면들을 덮는 상기 배리어막의 일부가 노출될 때까지 제2 평탄화 공정을 수행하는 것; 및 상기 게이트 구조체들의 캡핑 패턴들이 완전히 노출될 때까지 제3 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 배리어막 및 상기 도전막이 형성될 때, 상기 게이트 구조체들의 최고 높이는 서로 다를 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 불균일한 높이를 갖는 캡핑 패턴들 상에 형성되는 배리어막 및 도전막을 3 단계로 이루어진 평탄화 공정(제1 내지 제3 평탄화 공정들)을 통해 식각할 수 있다. 제1 내지 제3 평탄화 공정들은 서로 다른 정지막을 기준으로 서로 다른 슬러리 조성물을 이용해 수행될 수 있다. 이로써, 활성 콘택들간의 쇼트 없이 서로 완전히 분리된 활성 콘택들이 자기 정렬적으로 형성될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2c는 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19 및 도 21은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 4a, 도 6a, 도 8a, 도 10a, 도 12a, 도 14a, 도 16a, 도 18a, 도 20a 및 도 22a는 각각 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19 및 도 21의 A-A'선에 따른 단면도들이다.
도 4b, 도 6b, 도 8b, 도 10b, 도 12b, 도 14b, 도 16b, 도 18b, 도 20b 및 도 22b는 각각 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19 및 도 21의 B-B'선에 따른 단면도들이다.
도 6c, 도 8c, 도 10c, 도 12c, 도 14c, 도 16c, 도 18c, 도 20c 및 도 22c는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19 및 도 21의 C-C'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2c는 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 1 및 도 2a 내지 도 2c를 참조하면, 기판(100)의 상부에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제2 소자 분리막(ST2)이 제공될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제2 소자 분리막(ST2)을 사이에 두고 기판(100)의 상면에 평행한 제1 방향(D1)으로 서로 이격될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 데이터를 저장하기 위한 메모리 셀 영역을 구성할 수 있다. 일 예로, 기판(100)의 메모리 셀 영역 상에, 복수의 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 메모리 셀 트랜지스터들 중 일부를 포함할 수 있다.
반면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 기판(100)의 로직 셀 영역 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 로직 트랜지스터들 중 일부를 포함할 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
PMOSFET 영역(PR) 상에 제2 방향(D2)으로 연장되는 복수의 제1 활성 패턴들(FN1)이 제공될 수 있다. NMOSFET 영역(NR) 상에 제2 방향(D2)으로 연장되는 복수의 제2 활성 패턴들(FN2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)은 기판(100)의 일부로써, 기판(100)의 상면으로부터 돌출된 부분들일 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)은 제1 방향(D1)을 따라 배열될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2) 각각의 양 측에 제2 방향(D2)으로 연장되는 제1 소자 분리막들(ST1)이 배치될 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2)의 상부들은 제1 소자 분리막들(ST1)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들 각각은 한 쌍의 제1 소자 분리막들(ST1) 사이에서 돌출된 핀(fin) 형태를 가질 수 있다.
제2 소자 분리막(ST2)과 제1 소자 분리막들(ST1)은 실질적으로 연결된 하나의 절연막일 수 있다. 제2 소자 분리막(ST2)의 두께는 제1 소자 분리막들(ST1)의 두께보다 두꺼울 수 있다. 이 경우, 제1 소자 분리막들(ST1)은 제2 소자 분리막(ST2)과 별도의 공정에 의하여 형성될 수 있다. 일 예로, 제1 및 제2 소자 분리막들(ST1, ST2)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2) 각각의 상부에 채널 영역들(AF) 및 소스/드레인 영역들(SD)이 제공될 수 있다. 제1 활성 패턴들(FN1)의 소스/드레인 영역들(SD)은 p형의 불순물 영역들일 수 있다. 제2 활성 패턴들(FN2)의 소스/드레인 영역들(SD)은 n형의 불순물 영역들일 수 있다. 각각의 채널 영역들(AF)은 한 쌍의 소스/드레인 영역들(SD) 사이에 개재될 수 있다.
소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 소스/드레인 영역들(SD)의 상면들은 채널 영역들(AF)의 상면들보다 더 높은 레벨에 위치할 수 있다. 소스/드레인 영역들(SD)은 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 제1 활성 패턴들(FN1)의 소스/드레인 영역들(SD)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제1 활성 패턴(FN1) 내의 소스/드레인 영역들(SD)은 채널 영역들(AF)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 활성 패턴들(FN2)의 소스/드레인 영역들(SD)은 기판(100)의 반도체 원소의 격자 상수와 같거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제2 활성 패턴(FN2) 내의 소스/드레인 영역들(SD)은 채널 영역들(AF)에 인장 응력(tensile stress)을 제공할 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 채널 영역들(AF)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 채널 영역들(AF) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다 (도 2b 참조). 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 캡핑 패턴(CP)의 상면 및 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극들(GE)과 제1 및 제2 활성 패턴들(FN1, FN2) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다. 각각의 게이트 유전 패턴들(GI)은 각각의 게이트 전극들(GE)의 바닥면을 따라 연장될 수 있다. 각각의 게이트 유전 패턴들(GI)은 채널 영역들(AF) 각각의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전 패턴들(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 캡핑 패턴(CP)이 제공될 수 있다. 캡핑 패턴들(CP)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 캡핑 패턴들(CP)은 후술하는 제1 내지 제3 층간 절연막들(110, 120, 130)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 캡핑 패턴들(CP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 게이트 전극(GE), 게이트 유전 패턴(GI), 한 쌍의 게이트 스페이서들(GS) 및 캡핑 패턴(CP)은 하나의 게이트 구조체를 구성할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 소스/드레인 영역들(SD)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 캡핑 패턴들(CP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다.
한 쌍의 게이트 전극들(GE) 사이에, 제1 층간 절연막(110)을 관통하여 소스/드레인 영역들(SD)과 전기적으로 연결되는 활성 콘택(AC)이 배치될 수 있다. 인접하는 활성 콘택들(AC)은 게이트 전극(GE)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 일 예로, 각각의 활성 콘택들(AC)은 복수개의 소스/드레인 영역들(SD)과 연결될 수 있다. 다른 예로, 도시되지 않았지만, 적어도 하나의 활성 콘택(AC)은 하나의 소스/드레인 영역(SD)과 연결될 수 있으며, 특별히 제한되는 것은 아니다.
각각의 활성 콘택들(AC)은, 이의 양 측의 게이트 스페이서들(GS)과 직접 접할 수 있다. 각각의 활성 콘택들(AC)의 제2 방향(D2)으로의 폭은, 소스/드레인 영역(SD)을 사이에 두고 서로 인접하는 게이트 스페이서들(GS)간의 거리와 실질적으로 동일할 수 있다. 활성 콘택들(AC)의 상면들은 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다.
각각의 활성 콘택들(AC)은 도전 패턴(COP), 및 도전 패턴(COP)을 감싸는 배리어 패턴(BP)을 포함할 수 있다. 배리어 패턴(BP)은 도전 패턴(COP)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BP)은 도전 패턴(COP)의 상면을 덮지 못할 수 있다. 도전 패턴(COP)은 금속 물질, 예를 들어 코발트, 텅스텐 또는 구리를 포함할 수 있다. 배리어 패턴(BP)은 금속 질화물, 예를 들어 Ti/TiN을 포함할 수 있다.
본 발명의 실시예들에 있어서, 활성 콘택들(AC)은 자기 정렬적으로 형성된 자기 정렬 콘택들(Self-Aligned Contacts)일 수 있다. 활성 콘택(AC)은, 캡핑 패턴(CP) 및 게이트 스페이서들(GS)에 의해 자기 정렬적으로 게이트 스페이서들(GS) 사이의 공간에만 선택적으로 형성될 수 있다.
도시되진 않았지만, 소스/드레인 영역들(SD)과 활성 콘택들(AC) 사이에 실리사이드층들이 개재될 수 있다. 즉, 활성 콘택들(AC)은 상기 실리사이드층들을 통해 소스/드레인 영역들(SD)과 전기적으로 연결될 수 있다. 상기 실리사이드층들은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(110) 상에, 캡핑 패턴들(CP) 및 활성 콘택들(AC)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 내에 제1 콘택들(CT1) 및 제2 콘택(CT2)이 배치될 수 있다. 제1 콘택들(CT1)은 활성 콘택들(AC)과 연결될 수 있고, 제2 콘택(CT2)은 게이트 전극(GE)과 연결될 수 있다. 일 예로, 적어도 하나의 제1 콘택(CT1)은 하나의 활성 콘택(AC)과 연결될 수 있다. 다른 예로, 적어도 하나의 제1 콘택(CT1)은 서로 인접하는 복수개의 활성 콘택들(AC)과 연결될 수 있으며, 특별히 제한되는 것은 아니다. 제2 콘택(CT2)은 제2 층간 절연막(120) 및 캡핑 패턴(CP)을 관통하여, 게이트 전극(GE)과 접촉할 수 있다. 제1 및 제2 콘택들(CT1, CT2)의 상면들은 제2 층간 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다.
각각의 제1 및 제2 콘택들(CT1, CT2)은 도전 패턴(COP), 및 도전 패턴(COP)을 감싸는 배리어 패턴(BP)을 포함할 수 있다. 제1 및 제2 콘택들(CT1, CT2)의 도전 패턴들(COP) 및 배리어 패턴들(BP)에 관한 구체적인 설명은 앞서 활성 콘택들(AC)의 도전 패턴들(COP) 및 배리어 패턴들(BP)에서 설명한 것과 유사할 수 있다.
제2 층간 절연막(120) 상에, 제1 및 제2 콘택들(CT1, CT2)을 덮는 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 및 제2 전원 라인들(PL1, PL2) 및 도전 라인들(ML)이 제공될 수 있다. 제1 및 제2 전원 라인들(PL1, PL2) 및 도전 라인들(ML)의 상면들은 제3 층간 절연막(130)의 상면과 실질적으로 공면을 이룰 수 있다.
제1 전원 라인(PL1)은 제1 콘택(CT1) 상에 배치되어 비아(VI)를 통해 제1 콘택(CT1)과 전기적으로 연결될 수 있다. 제2 전원 라인(PL2)은 제2 콘택(CT2) 상에 배치되어 비아(VI)를 통해 제2 콘택(CT2)과 전기적으로 연결될 수 있다. 각각의 도전 라인들(ML)은 비아(VI)를 통해 제1 콘택(CT1) 또는 제2 콘택(CT2)과 전기적으로 연결될 수 있다. 일 예로, 제1 및 제2 전원 라인들(PL1, PL2) 및 도전 라인들(ML)은 비아들(VI)과 서로 일체로 연결될 수 있다.
각각의 제1 및 제2 전원 라인들(PL1, PL2) 및 도전 라인들(ML)은 도전 패턴(COP), 및 도전 패턴(COP)을 감싸는 배리어 패턴(BP)을 포함할 수 있다. 제1 및 제2 전원 라인들(PL1, PL2) 및 도전 라인들(ML)의 도전 패턴들(COP) 및 배리어 패턴들(BP)에 관한 구체적인 설명은 앞서 활성 콘택들(AC)의 도전 패턴들(COP) 및 배리어 패턴들(BP)에서 설명한 것과 유사할 수 있다.
도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19 및 도 21은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 4a, 도 6a, 도 8a, 도 10a, 도 12a, 도 14a, 도 16a, 도 18a, 도 20a 및 도 22a는 각각 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19 및 도 21의 A-A'선에 따른 단면도들이다. 도 4b, 도 6b, 도 8b, 도 10b, 도 12b, 도 14b, 도 16b, 도 18b, 도 20b 및 도 22b는 각각 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19 및 도 21의 B-B'선에 따른 단면도들이다. 도 6c, 도 8c, 도 10c, 도 12c, 도 14c, 도 16c, 도 18c, 도 20c 및 도 22c는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19 및 도 21의 C-C'선에 따른 단면도들이다.
도 3, 도 4a 및 도 4b를 참조하면, 기판(100)을 패터닝하여 활성 패턴들(FN1, FN2)이 형성될 수 있다. 일 예로, 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다.
기판(100) 상에 활성 패턴들(FN1, FN2) 사이를 채우는 제1 소자 분리막들(ST1)이 형성될 수 있다. 제1 소자 분리막들(ST1)은 활성 패턴들(FN1, FN2)의 상부들을 노출시키도록 리세스될 수 있다. 기판(100) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제2 소자 분리막(ST2)이 형성될 수 있다. 일 예로, 제2 소자 분리막(ST2)을 형성할 때, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 제외한 나머지 영역 상의 활성 패턴들이 제거될 수 있다. PMOSFET 영역(PR) 상에 잔류하는 활성 패턴들은 제1 활성 패턴들(FN1)일 수 있고, NMOSFET 영역(NR) 상에 잔류하는 활성 패턴들은 제2 활성 패턴들(FN2)일 수 있다.
제1 및 제2 소자 분리막들(ST1, ST2)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다. 제1 및 제2 소자 분리막들(ST1, ST2)은 실리콘 산화물을 이용해 형성될 수 있다. 일 예로, 제1 소자 분리막들(ST1)은 제2 소자 분리막(ST2)보다 얕은 깊이를 갖도록 형성될 수 있다. 이 경우, 제1 소자 분리막들(ST1)은 제2 소자 분리막(ST2)과 별도의 공정에 의하여 형성될 수 있다. 다른 예로, 제1 소자 분리막들(ST1)은 제2 소자 분리막(ST2)과 실질적으로 동일한 깊이를 갖도록 형성될 수 있다. 이 경우, 제1 소자 분리막들(ST1)은 제2 소자 분리막(ST2)과 동시에 형성될 수 있다.
도 5 및 도 6a 내지 도 6c를 참조하면, 제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르는 더미 패턴들(DP)이 형성될 수 있다. 더미 패턴들(DP)은 제1 방향(D1)으로 연장되는 라인 형태로 형성될 수 있다. 더미 패턴들(DP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 마스크 패턴들(MP)을 형성하는 것, 및 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘막을 포함할 수 있다.
더미 패턴들(DP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 스페이서막을 콘포멀하게 형성하는 것, 및 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
더미 패턴들(DP) 각각의 양측에 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)은 기판(100)을 씨드층(seed laye)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
각각의 더미 패턴들(DP) 양측의 제1 및 제2 활성 패턴들(FN1, FN2)이 선택적으로 식각될 수 있다. 식각된 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들을 씨드층(seed laye)으로 하여 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)이 형성됨에 따라, 한 쌍의 소스/드레인 영역들(SD) 사이에 채널 영역(AF)이 정의될 수 있다.
제1 활성 패턴들(FN1)의 소스/드레인 영역들(SD)은 p형의 불순물로 도핑될 수 있고, 제2 활성 패턴들(FN2)의 소스/드레인 영역들(SD)은 n형의 불순물로 도핑될 수 있다. 일 예로, 불순물들은 소스/드레인 영역들(SD)의 형성 시에 인시튜(in-situ)로 도핑될 수 있다. 다른 예로, 소스/드레인 영역들(SD)을 형성한 후, 불순물들을 소스/드레인 영역들(SD)에 도핑할 수 있다.
도 7 및 도 8a 내지 도 8c를 참조하면, 소스/드레인 영역들(SD), 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다. 더미 패턴들(DP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 상기 평탄화 공정 동안 마스크 패턴들(MP)은 완전히 제거될 수 있다. 상기 평탄화 공정은 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 더미 패턴들(DP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
상면들이 노출된 더미 패턴들(DP)이 선택적으로 제거될 수 있다. 더미 패턴들(DP)이 제거됨으로써, 게이트 스페이서들(GS)에 의해 정의되는 트렌치들(TR)이 형성될 수 있다. 트렌치들(TR)은 채널 영역들(AF)을 노출할 수 있다.
도 9 및 도 10a 내지 도 10c를 참조하면, 각각의 트렌치들(TR) 내에 게이트 유전 패턴(GI), 게이트 전극(GE) 및 캡핑 패턴(CP)이 형성될 수 있다. 게이트 유전 패턴(GI)은 트렌치(TR)를 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 게이트 유전 패턴(GI)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 일 예로, 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은 트렌치(TR)를 완전히 채우는 게이트 전극막을 형성하고, 상기 게이트 전극막을 평탄화함으로써 형성될 수 있다. 일 예로, 상기 게이트 전극막은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
각각의 트렌치들(TR) 내의 게이트 전극(GE)의 상부 및 게이트 유전 패턴(GI)의 상부가 리세스될 수 있다. 리세스된 게이트 전극(GE) 및 리세스된 게이트 유전 패턴(GI) 상에 캡핑 패턴(CP)이 형성될 수 있다. 캡핑 패턴(CP)은 트렌치(TR)의 상부를 채우도록 형성될 수 있다. 캡핑 패턴(CP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 각각의 트렌치들(TR)에 형성된 게이트 전극(GE), 게이트 유전 패턴(GI), 한 쌍의 게이트 스페이서들(GS) 및 캡핑 패턴(CP)은 하나의 게이트 구조체를 구성할 수 있다.
일 예로, 게이트 전극들(GE)은 제2 방향(D2)을 따라 나란히 배열된 제1 내지 제5 게이트 전극들(GE1-GE5)을 포함할 수 있다. 제1 내지 제5 게이트 전극들(GE1-GE5) 상에 제1 내지 제5 캡핑 패턴들(CP1-CP5)이 각각 배치될 수 있다.
도 11 및 도 12a 내지 도 12c를 참조하면, 제1 층간 절연막(110) 상에 개구부들(OP)을 갖는 하드 마스크 패턴(HMP)이 형성될 수 있다. 하드 마스크 패턴(HMP)을 형성하는 것은, 제1 층간 절연막(110) 상에 하드 마스크막을 형성하는 것, 상기 하드 마스크막 상에 포토레지스트 패턴(PP)을 형성하는 것, 및 포토레지스트 패턴(PP)을 식각 마스크로 상기 하드 마스크막을 패터닝하는 것을 포함할 수 있다.
하드 마스크 패턴(HMP)의 개구부들(OP)은 소스/드레인 영역들(SD)과 수직적으로 중첩될 수 있다. 일 예로, 하드 마스크 패턴(HMP)의 하나의 개구부(OP)는 제2 내지 제5 캡핑 패턴들(CP2-CP5)을 노출시킬 수 있다. 하드 마스크 패턴(HMP)의 개구부(OP)는 제2 내지 제5 캡핑 패턴들(CP2-CP5) 사이의 제1 층간 절연막(110)을 노출시킬 수 있다.
도 13 및 도 14a 내지 도 14c를 참조하면, 하드 마스크 패턴(HMP)을 식각 마스크로 개구부들(OP)에 의해 노출된 제1 층간 절연막(110)을 식각할 수 있다. 제1 층간 절연막(110)을 식각하기 전, 또는 제1 층간 절연막(110)을 식각하는 동안 포토레지스트 패턴(PP)은 제거될 수 있다. 개구부들(OP)에 의해 노출된 제1 층간 절연막(110)이 제거됨으로써, 소스/드레인 영역들(SD)을 노출하는 홀들(HO)이 형성될 수 있다. 각각의 홀들(HO)은 한 쌍의 게이트 전극들(GE) 사이에 형성될 수 있다. 게이트 스페이서들(GS) 및 캡핑 패턴들(CP)이 게이트 전극들(GE)을 감싸므로, 홀들(HO)에 의해 게이트 전극들(GE)이 노출되지 않을 수 있다.
제1 층간 절연막(110)을 식각할 때, 개구부들(OP)에 의해 노출된 캡핑 패턴들(CP) 및 게이트 스페이서들(GS)의 상부가 함께 식각될 수 있다. 예를 들어, 상기 식각 공정으로 인해 제2 내지 제5 캡핑 패턴들(CP2-CP5) 각각은 굴곡진 상면을 가질 수 있다. 하드 마스크 패턴(HMP)에 의해 보호된 제1 캡핑 패턴(CP1)은 그대로 보존되어, 평평한 상면을 가질 수 있다.
제1 내지 제5 캡핑 패턴들(CP1-CP5)의 상면들은 서로 다른 높이를 가질 수 있다. 제1 캡핑 패턴(CP1)의 최고 높이는 제1 레벨(LV1)에 위치할 수 있고, 제3 및 제4 캡핑 패턴들(CP3, CP4)의 최고 높이는 제2 레벨(LV2)에 위치할 수 있다. 제2 및 제5 캡핑 패턴들(CP2, CP5)의 상면의 높이는 제1 레벨(LV1)에서 제3 레벨(LV3)로 변화될 수 있다. 결론적으로, 상기 식각 공정으로 인해 캡핑 패턴들(CP)의 상면들의 높이는 서로 달라질 수 있고, 불균일한 패턴 단차가 발생할 수 있다.
도 15 및 도 16a 내지 도 16c를 참조하면, 홀들(HO) 및 개구부들(OP)을 채우는 배리어막(BL) 및 도전막(CL)이 형성될 수 있다. 배리어막(BL)은 홀들(HO)을 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 일 예로, 배리어막(BL)은 Ti/TiN을 포함할 수 있다. 도전막(CL)은 배리어막(BL) 상에 홀들(HO) 및 개구부들(OP)을 완전히 채우도록 형성될 수 있다. 도전막(CL)은 금속 물질, 예를 들어 코발트, 텅스텐 또는 구리를 포함할 수 있다. 배리어막(BL) 및 도전막(CL)은 하드 마스크 패턴(HMP)의 상면을 모두 덮도록 형성될 수 있다.
도 17 및 도 18a 내지 도 18c를 참조하면, 하드 마스크 패턴(HMP)의 상면이 노출될 때까지 제1 평탄화 공정이 수행될 수 있다. 상기 제1 평탄화 공정은 하드 마스크 패턴(HMP)을 정지층(stopping layer)으로 하여 수행될 수 있다. 상기 제1 평탄화 공정을 통해 하드 마스크 패턴(HMP)보다 높게 위치하는 도전막(CL) 및 배리어막(BL)이 제거될 수 있다.
일 예로, 상기 제1 평탄화 공정은 CMP 공정을 이용할 수 있다. CMP 공정은 연마입자와 화학물질이 포함된 슬러리를 이용하여 연마하고자 하는 물질에 화학적 연마와 기계적 연마를 수행하는 평탄화 공정일 수 있다. 도전막(CL) 및 배리어막(BL)과 같은 금속막을 연마하기 위해, 상기 슬러리는 연마입자, 산화제, pH조절제 등을 포함할 수 있다. 상기 연마입자는 실리카 입자 또는 알루미나 입자를 포함할 수 있다. 상기 산화제는 상기 금속막의 표면을 산화시키며, 예를 들어, 과산화 수소, 질산철, 또는 과황산일 수 있다. 상기 pH 조절제는 상기 금속막의 연마특성을 향상시키기 위해 상기 슬러리의 pH를 조절할 수 있다. 상기 pH 조절제는, 예를 들어, 칼륨 수산화물(potassium hydroxide, KOH), 암모늄 수산화물(NH4OH), 트리메틸아민(TMA, trimethylamine), 트리에틸아민(TEA,triethylamine) 및 테트라메틸암모늄 수산화물(TMAH, teramethylammonium hydroxide)을 포함하는 염기일 수 있다. 상기 pH 조절제를 통해, 상기 슬러리의 pH는 7 내지 12로 조절될 수 있다.
상기 금속막은 상기 산화제와 화학적인 반응을 일으켜 상기 금속막의 표면에 금속 산화막이 형성될 수 있다. 상기 금속 산화막은 상기 금속막의 최상부에 형성되며, 상기 연마 입자에 의한 연마공정에 의하여 기계적으로 제거될 수 있다. 이러한 과정이 반복되어 상기 금속막이 평탄화될 수 있다.
상기 제1 평탄화 공정은 제1 슬러리 조성물을 이용해 수행될 수 있다. 도전막(CL)에 대한 상기 제1 슬러리 조성물의 제1 식각률은 하드 마스크 패턴(HMP)에 대한 상기 제1 슬러리 조성물의 제2 식각률보다 더 클 수 있다. 일 예로, 상기 제1 식각률은 상기 제2 식각률보다 10배 내지 50배 클 수 있다. 상기 제1 슬러리 조성물 내의 산화제 및 pH 조절제의 종류 및 조성비를 조절하여, 상기 제1 슬러리 조성물의 식각률을 결정할 수 있다.
도 19 및 도 20a 내지 도 20c를 참조하면, 캡핑 패턴들(CP)의 상면을 덮는 배리어막(BL)의 상부(BLt)가 노출될 때까지 제2 평탄화 공정이 수행될 수 있다. 상기 제2 평탄화 공정은 배리어막(BL)을 정지층으로 하여 수행될 수 있다. 상기 제2 평탄화 공정은 노출되는 배리어막(BL)의 패턴 밀도가 소정의 패턴 밀도 이상이 되는 순간 정지될 수 있다. 일 예로, 상기 제2 평탄화 공정은 CMP 공정을 이용할 수 있다.
예를 들어, 제3 및 제4 캡핑 패턴들(CP3, CP4)을 덮는 배리어막(BL)의 상부(BLt)는 제4 레벨(LV4)에 위치할 수 있다. 제2 평탄화 공정이 제4 레벨(LV4)에 도달하기 전까지, 노출되어 있는 배리어막(BL)의 면적은 상대적으로 작을 수 있다. 배리어막(BL)의 상부(BLt)는 비교적 평평한 제3 및 제4 캡핑 패턴들(CP3, CP4) 상에 위치하기 때문에, 제2 평탄화 공정이 제4 레벨(LV4)에 도달하는 순간 노출되어 있는 배리어막(BL)의 면적이 상대적으로 커질 수 있다. 결론적으로, 제2 평탄화 공정이 제4 레벨(LV4)에 도달했을 때 배리어막(BL)의 패턴 밀도가 소정의 패턴 밀도 이상이 될 수 있고, 이때 제2 평탄화 공정을 정지시킬 수 있다.
상기 제2 평탄화 공정을 통해 제4 레벨(LV4)보다 높게 위치하는 도전막(CL), 제1 층간 절연막(110), 캡핑 패턴들(CP), 게이트 스페이서들(GS) 및 하드 마스크 패턴(HMP)이 제거될 수 있다.
상기 제2 평탄화 공정은 제2 슬러리 조성물을 이용해 수행될 수 있다. 도전막(CL)에 대한 제2 슬러리 조성물의 제1 식각률은 배리어막(BL)에 대한 상기 제2 슬러리 조성물의 제2 식각률보다 더 클 수 있다. 일 예로, 상기 제1 식각률은 상기 제2 식각률보다 10배 내지 50배 클 수 있다. 상기 제2 슬러리 조성물 내의 산화제 및 pH 조절제의 종류 및 조성비를 조절하여, 상기 제2 슬러리 조성물의 식각률을 결정할 수 있다. 상기 제2 평탄화 공정에서 사용되는 상기 제2 슬러리 조성물은 상기 제1 평탄화 공정에서 사용되는 상기 제1 슬러리 조성물과 다른 조성을 가질 수 있다.
도 21 및 도 22a 내지 도 22c를 참조하면, 캡핑 패턴들(CP)이 모두 완전히 노출될 때까지 제3 평탄화 공정이 수행될 수 있다. 상기 제3 평탄화 공정은 캡핑 패턴들(CP)을 정지층으로 하여 수행될 수 있다. 상기 제3 평탄화 공정은 노출되는 캡핑 패턴들(CP)의 패턴 밀도가 소정의 패턴 밀도 이상이 되는 순간 정지될 수 있다. 일 예로, 상기 제3 평탄화 공정은 CMP 공정을 이용할 수 있다.
예를 들어, 배리어막(BL)에 의해 덮인 캡핑 패턴들(CP)의 최저 높이는 제5 레벨(LV5)에 위치할 수 있다. 제3 평탄화 공정이 제5 레벨(LV5)에 도달하기 전까지, 모든 캡핑 패턴들(CP)이 완전히 노출되지 못하므로 노출되어 있는 캡핑 패턴들(CP)의 면적은 상대적으로 작을 수 있다. 제3 평탄화 공정이 제5 레벨(LV5)에 도달하는 순간 모든 캡핑 패턴들(CP)이 완전히 노출될 수 있으므로, 노출되어 있는 캡핑 패턴들(CP)의 면적이 상대적으로 커질 수 있다. 결론적으로, 제3 평탄화 공정이 제5 레벨(LV5)에 도달했을 때 캡핑 패턴들(CP)의 패턴 밀도가 소정의 패턴 밀도 이상이 될 수 있고, 이때 제3 평탄화 공정을 정지시킬 수 있다.
상기 제3 평탄화 공정을 통해 제5 레벨(LV5)보다 높게 위치하는 도전막(CL), 제1 층간 절연막(110), 캡핑 패턴들(CP) 및 게이트 스페이서들(GS)이 제거될 수 있다.
상기 제3 평탄화 공정은 제3 슬러리 조성물을 이용해 수행될 수 있다. 도전막(CL)에 대한 제3 슬러리 조성물의 제1 식각률은 캡핑 패턴들(CP)에 대한 상기 제3 슬러리 조성물의 제2 식각률보다 더 클 수 있다. 일 예로, 상기 제1 식각률은 상기 제2 식각률보다 10배 내지 50배 클 수 있다. 상기 제3 슬러리 조성물 내의 산화제 및 pH 조절제의 종류 및 조성비를 조절하여, 상기 제3 슬러리 조성물의 식각률을 결정할 수 있다. 상기 제3 평탄화 공정에서 사용되는 상기 제3 슬러리 조성물은 상기 제1 및 제2 평탄화 공정들에서 사용되는 상기 제1 및 제2 슬러리 조성물들과 다른 조성을 가질 수 있다.
상기 제1 내지 제3 평탄화 공정들을 통해 배리어막(BL) 및 도전막(CL)이 식각되어, 활성 콘택들(AC)이 형성될 수 있다. 활성 콘택들(AC)은 홀들(HO) 내에 선택적으로 형성될 수 있다. 일 예로, 제2 및 제3 게이트 전극들(GE2, GE3) 사이의 제1 활성 콘택(AC), 제3 및 제4 게이트 전극들(GE3, GE4) 사이의 제2 활성 콘택(AC), 및 제4 및 제5 게이트 전극들(GE4, GE5) 사이의 제3 활성 콘택(AC)은 서로 이격될 수 있다. 앞서 설명한 바와 같이, 하나의 개구부(OP)를 형성하고 개구부(OP)에 배리어막(BL) 및 도전막(CL)을 채운 후 상기 제1 내지 제3 평탄화 공정들을 수행할 수 있다. 그 결과, 서로 분리된 제1 내지 제3 활성 콘택들(AC)이 자기 정렬적으로 형성될 수 있다.
도 1 및 도 2a 내지 도 2c를 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 일 예로, 제2 층간 절연막(120)은 실리콘 산화막 또는 low-k 산화막을 포함할 수 있다. 제2 층간 절연막(120) 내에 제1 콘택들(CT1) 및 제2 콘택(CT2)이 형성될 수 있다. 제1 콘택들(CT1) 및 제2 콘택(CT2)을 형성하는 것은, 제2 층간 절연막(120)을 관통하는 콘택 홀들을 형성하는 것, 상기 콘택 홀들을 채우는 배리어막 및 도전막을 형성하는 것, 및 상기 배리어막 및 상기 도전막을 평탄화하는 것을 포함할 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 일 예로, 제3 층간 절연막(130)은 실리콘 산화막 또는 low-k 산화막을 포함할 수 있다. 제3 층간 절연막(130) 내에 제1 및 제2 전원 라인들(PL1, PL2) 및 도전 라인들(ML)이 형성될 수 있다. 일 예로, 제1 및 제2 전원 라인들(PL1, PL2) 및 도전 라인들(ML)은 듀얼 다마신 공정을 이용하여 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법은, 불균일한 높이를 갖는 캡핑 패턴들(CP) 상에 형성되는 배리어막(BL) 및 도전막(CL)을 3 단계로 이루어진 평탄화 공정(제1 내지 제3 평탄화 공정들)을 통해 식각할 수 있다. 제1 내지 제3 평탄화 공정들은 서로 다른 정지막을 기준으로 서로 다른 슬러리 조성물을 이용해 수행될 수 있다. 이로써, 활성 콘택들(AC)간의 쇼트 없이 서로 완전히 분리된 활성 콘택들(AC)이 자기 정렬적으로 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 기판 상에 서로 인접하는 제1 내지 제4 게이트 전극들을 형성하는 것, 상기 제1 내지 제4 게이트 전극들은 제1 방향으로 연장되고, 상기 제1 내지 제4 게이트 전극들은 제1 방향과 교차하는 제2 방향으로 배열되며;
    상기 제1 내지 제4 게이트 전극들 상에 제1 내지 제4 캡핑 패턴들을 각각 형성하는 것;
    상기 제1 내지 제4 게이트 전극들 사이의 공간들을 채우는 층간 절연막을 형성하는 것;
    상기 층간 절연막 상에 하드 마스크 패턴을 형성하는 것, 상기 하드 마스크 패턴은 상기 제2 내지 제4 캡핑 패턴들을 선택적으로 노출하는 개구부를 갖고;
    상기 하드 마스크 패턴을 식각 마스크로 상기 제2 및 제3 게이트 전극들 사이 및 상기 제3 및 제4 게이트 전극들 사이의 상기 층간 절연막을 식각하여, 홀들을 형성하는 것;
    상기 홀들을 채우는 배리어막 및 도전막을 순차적으로 형성하는 것;
    상기 하드 마스크 패턴이 노출될 때까지 제1 평탄화 공정을 수행하는 것;
    상기 제2 내지 제4 캡핑 패턴들을 덮는 상기 배리어막의 일부가 노출될 때까지 제2 평탄화 공정을 수행하는 것; 및
    상기 제1 내지 제4 캡핑 패턴들이 완전히 노출될 때까지 제3 평탄화 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 층간 절연막을 식각하는 동안, 제2 내지 제4 캡핑 패턴들의 상부가 식각되는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 배리어막 및 상기 도전막이 형성될 때, 상기 제1 캡핑 패턴의 최고 높이는 상기 제3 캡핑 패턴의 최고 높이보다 높은 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 배리어막 및 상기 도전막이 형성될 때, 상기 제2 내지 제4 캡핑 패턴들 각각은 굴곡진 상면을 갖는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 기판의 상부에 활성 패턴을 형성하는 것; 및
    상기 활성 패턴에 소스/드레인 영역들을 형성하는 것을 더 포함하되,
    평면적 관점에서, 상기 소스/드레인 영역들은 상기 제1 내지 제4 게이트 전극들 사이에 위치하고,
    상기 홀들은 상기 소스/드레인 영역들을 노출하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 활성 패턴을 덮는 소자 분리막을 형성하는 것; 및
    상기 소자 분리막을 리세스하여, 상기 활성 패턴의 상부를 노출시키는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 내지 제4 게이트 전극들 각각의 양 측에 한 쌍의 게이트 스페이서들을 형성하는 것을 더 포함하되,
    상기 제2 내지 제4 게이트 전극들은 상기 게이트 스페이서들에 의해 상기 홀들을 통해 노출되지 않는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 평탄화 공정은 제1 슬러리 조성물을 이용하고, 상기 제2 평탄화 공정은 제2 슬러리 조성물을 이용하며, 상기 제3 평탄화 공정은 제3 슬러리 조성물을 이용하고,
    상기 제1 슬러리 조성물의 상기 도전막에 대한 식각률은 상기 제1 슬러리 조성물의 상기 하드 마스크 패턴에 대한 식각률보다 더 크고,
    상기 제2 슬러리 조성물의 상기 도전막에 대한 식각률은 상기 제2 슬러리 조성물의 상기 배리어막에 대한 식각률보다 더 크며,
    상기 제3 슬러리 조성물의 상기 도전막에 대한 식각률은 상기 제2 슬러리 조성물의 상기 제1 내지 제4 캡핑 패턴들 대한 식각률보다 더 큰 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제2 평탄화 공정은 상기 배리어막의 패턴 밀도가 소정의 패턴 밀도 이상이 될 때 정지되는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 제3 평탄화 공정은 상기 제1 내지 제4 캡핑 패턴들의 패턴 밀도가 소정의 패턴 밀도 이상이 될 때 정지되는 반도체 소자의 제조 방법.
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