JP2003115488A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003115488A JP2003115488A JP2001307318A JP2001307318A JP2003115488A JP 2003115488 A JP2003115488 A JP 2003115488A JP 2001307318 A JP2001307318 A JP 2001307318A JP 2001307318 A JP2001307318 A JP 2001307318A JP 2003115488 A JP2003115488 A JP 2003115488A
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Abstract
(57)【要約】
【課題】 ダマシン法を用いて形成されたＣｕ配線にお
いて、ＣＭＰ工程でのＣｕ膜の研磨残りを防ぐことので
きる技術を提供する。 【解決手段】 ＣＭＰ装置１の第１の研磨定盤２で砥粒
フリースラリを用いてＣｕ膜を研磨し、バリアメタル層
でＣｕ膜の研磨を止める（第１のステップ）。第２の研
磨定盤３で砥粒フリースラリおよびシリカスラリを直前
混合したスラリを用いて半導体ウエハ６の表面を研磨
し、第１のステップで局所的に研磨残りしたＣｕ膜を除
去する（第２のステップ）。第３の研磨定盤４でシリカ
スラリを用いて配線溝以外の領域のバリアメタル層を研
磨し、配線溝の内部にＣｕ配線を形成する（第３のステ
ップ）。
いて、ＣＭＰ工程でのＣｕ膜の研磨残りを防ぐことので
きる技術を提供する。 【解決手段】 ＣＭＰ装置１の第１の研磨定盤２で砥粒
フリースラリを用いてＣｕ膜を研磨し、バリアメタル層
でＣｕ膜の研磨を止める（第１のステップ）。第２の研
磨定盤３で砥粒フリースラリおよびシリカスラリを直前
混合したスラリを用いて半導体ウエハ６の表面を研磨
し、第１のステップで局所的に研磨残りしたＣｕ膜を除
去する（第２のステップ）。第３の研磨定盤４でシリカ
スラリを用いて配線溝以外の領域のバリアメタル層を研
磨し、配線溝の内部にＣｕ配線を形成する（第３のステ
ップ）。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、いわゆるダマシン（damascene）法
を用いて形成された銅（以下、Ｃｕと記す）配線を有す
る半導体装置に適用して有効な技術に関する。
技術に関し、特に、いわゆるダマシン（damascene）法
を用いて形成された銅（以下、Ｃｕと記す）配線を有す
る半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】半導体集積回路における配線の形成法と
して、層間絶縁膜上にアルミニウム合金またはタングス
テン等の高融点金属膜を成膜した後、フォトリソグラフ
ィ技術により高融点金属膜上に配線パターンと同一形状
のレジストパターンを形成し、それをマスクとしたドラ
イエッチングによって高融点金属膜を加工して配線を形
成する方法が採用されている。しかし、このアルミニウ
ム合金等を用いる方法では、配線の微細化に伴い配線抵
抗の増大が顕著となり、配線遅延が増加して半導体装置
の性能が低下する等の問題がある。
して、層間絶縁膜上にアルミニウム合金またはタングス
テン等の高融点金属膜を成膜した後、フォトリソグラフ
ィ技術により高融点金属膜上に配線パターンと同一形状
のレジストパターンを形成し、それをマスクとしたドラ
イエッチングによって高融点金属膜を加工して配線を形
成する方法が採用されている。しかし、このアルミニウ
ム合金等を用いる方法では、配線の微細化に伴い配線抵
抗の増大が顕著となり、配線遅延が増加して半導体装置
の性能が低下する等の問題がある。
【０００３】そこで、抵抗が相対的に低いＣｕ膜を主導
体層とする配線の検討が行われている。このＣｕ配線
は、一般に絶縁膜に設けられた溝にＣｕ膜を主導体層と
する金属膜を埋め込んだ後、溝以外の領域の余分な金属
膜をＣＭＰ（chemical mechanical polishing）法を用
いて除去することにより溝の内部に配線を形成する、い
わゆるダマシン法で形成される。
体層とする配線の検討が行われている。このＣｕ配線
は、一般に絶縁膜に設けられた溝にＣｕ膜を主導体層と
する金属膜を埋め込んだ後、溝以外の領域の余分な金属
膜をＣＭＰ（chemical mechanical polishing）法を用
いて除去することにより溝の内部に配線を形成する、い
わゆるダマシン法で形成される。
【０００４】なお、ダマシンＣｕ配線をロジックデバイ
スに適用した例が、たとえば工業調査会発行「半導体平
坦化ＣＭＰ技術」１９９８年７月１５日発行、図４．２
０などに記載されている。
スに適用した例が、たとえば工業調査会発行「半導体平
坦化ＣＭＰ技術」１９９８年７月１５日発行、図４．２
０などに記載されている。
【０００５】
【発明が解決しようとする課題】以下は、本発明者によ
って検討されたシングルダマシンＣｕ配線の形成技術で
あり、その概要は次のとおりである。
って検討されたシングルダマシンＣｕ配線の形成技術で
あり、その概要は次のとおりである。
【０００６】まず、パターニングされたフォトレジスト
膜をマスクとしたエッチングによって半導体素子を覆う
層間絶縁膜に接続孔を形成する。続いて接続孔の内部を
含む半導体基板の全面に窒化チタン膜を形成し、さらに
接続孔を埋め込むタングステン膜を形成する。その後、
接続孔以外の領域のタングステン膜および窒化チタン膜
を、たとえばＣＭＰ法により除去して接続孔の内部にプ
ラグを形成する。
膜をマスクとしたエッチングによって半導体素子を覆う
層間絶縁膜に接続孔を形成する。続いて接続孔の内部を
含む半導体基板の全面に窒化チタン膜を形成し、さらに
接続孔を埋め込むタングステン膜を形成する。その後、
接続孔以外の領域のタングステン膜および窒化チタン膜
を、たとえばＣＭＰ法により除去して接続孔の内部にプ
ラグを形成する。
【０００７】次に、層間絶縁膜およびプラグ上にストッ
パ絶縁膜を形成し、さらに配線形成用の絶縁膜を形成し
た後、パターニングされたフォトレジスト膜をマスクと
したエッチングによって絶縁膜およびストッパ絶縁膜の
所定の領域に配線溝を形成する。続いて配線溝の内部を
含む半導体基板の全面に、たとえば下層から窒化タンタ
ル（以下、ＴａＮと記す）膜およびタンタル（以下、Ｔ
ａと記す）膜を順次堆積して積層構造のバリアメタル層
を形成し、さらに配線溝を埋め込むＣｕ膜を形成する。
Ｃｕ膜は主導体層として機能し、たとえばメッキ法で形
成できる。その後、配線溝以外の領域のＣｕ膜およびバ
リアメタル層を、たとえばＣＭＰ法により除去して配線
溝の内部にＣｕ配線を形成する。
パ絶縁膜を形成し、さらに配線形成用の絶縁膜を形成し
た後、パターニングされたフォトレジスト膜をマスクと
したエッチングによって絶縁膜およびストッパ絶縁膜の
所定の領域に配線溝を形成する。続いて配線溝の内部を
含む半導体基板の全面に、たとえば下層から窒化タンタ
ル（以下、ＴａＮと記す）膜およびタンタル（以下、Ｔ
ａと記す）膜を順次堆積して積層構造のバリアメタル層
を形成し、さらに配線溝を埋め込むＣｕ膜を形成する。
Ｃｕ膜は主導体層として機能し、たとえばメッキ法で形
成できる。その後、配線溝以外の領域のＣｕ膜およびバ
リアメタル層を、たとえばＣＭＰ法により除去して配線
溝の内部にＣｕ配線を形成する。
【０００８】しかしながら、上記Ｃｕ配線形成技術にお
いては、以下の課題があることを本発明者は見いだし
た。
いては、以下の課題があることを本発明者は見いだし
た。
【０００９】通常、Ｃｕ膜のＣＭＰ工程ではＣｕ膜のエ
ロージョンを防ぐために追従性に劣る砥粒フリースラリ
が用いられている。ところが、接続孔の内部に形成され
たプラグの表面にはディッシングと呼ばれる窪みが、さ
らにプラグが密集した領域ではエロージョンと呼ばれる
窪みが生じやすく、上記砥粒フリースラリを用いたＣＭ
Ｐでは、これら窪み形状を反映したＣｕ膜の研磨残りが
生じてしまう。Ｃｕ膜の研磨残りが生ずると隣接するＣ
ｕ配線間がショートし、これによって半導体装置の歩留
まりが低下してしまう。
ロージョンを防ぐために追従性に劣る砥粒フリースラリ
が用いられている。ところが、接続孔の内部に形成され
たプラグの表面にはディッシングと呼ばれる窪みが、さ
らにプラグが密集した領域ではエロージョンと呼ばれる
窪みが生じやすく、上記砥粒フリースラリを用いたＣＭ
Ｐでは、これら窪み形状を反映したＣｕ膜の研磨残りが
生じてしまう。Ｃｕ膜の研磨残りが生ずると隣接するＣ
ｕ配線間がショートし、これによって半導体装置の歩留
まりが低下してしまう。
【００１０】このＣｕ膜の研磨残りを除去するために、
バリアメタル層であるＴａＮ膜およびＴａ膜の研磨に用
いられるシリカスラリを採用したＣＭＰ法によってＣｕ
膜の研磨残りの除去が検討された。しかし、シリカスラ
リのみではＣｕ膜の研磨残りを除去することができない
ことが明らかとなった。また、ＣＭＰ装置では使用でき
るスラリ供給系の数は決まっており、新たなスラリの追
加は難しい。
バリアメタル層であるＴａＮ膜およびＴａ膜の研磨に用
いられるシリカスラリを採用したＣＭＰ法によってＣｕ
膜の研磨残りの除去が検討された。しかし、シリカスラ
リのみではＣｕ膜の研磨残りを除去することができない
ことが明らかとなった。また、ＣＭＰ装置では使用でき
るスラリ供給系の数は決まっており、新たなスラリの追
加は難しい。
【００１１】本発明の目的は、ダマシン法を用いて形成
されたＣｕ配線において、ＣＭＰ工程でのＣｕ膜の研磨
残りを防ぐことのできる技術を提供することにある。
されたＣｕ配線において、ＣＭＰ工程でのＣｕ膜の研磨
残りを防ぐことのできる技術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】本発明は、半導体基板上に形成した絶縁膜
の所定の領域に凹パターン、たとえば配線溝または接続
孔を形成する工程と、凹パターンの内部を含む半導体基
板の全面にバリアメタル層を形成し、さらに凹パターン
を埋め込むＣｕ膜を形成する工程と、砥粒フリースラリ
を用いたＣＭＰ法でＣｕ膜を研磨し、バリアメタル層で
Ｃｕ膜の研磨を止める工程と、直前混合された砥粒フリ
ースラリとシリカスラリとを用いたＣＭＰ法でＣｕ膜の
研磨残りを除去する工程と、シリカスラリを用いたＣＭ
Ｐ法で凹パターン以外の領域のバリアメタル層を除去す
る工程とを有するものである。
の所定の領域に凹パターン、たとえば配線溝または接続
孔を形成する工程と、凹パターンの内部を含む半導体基
板の全面にバリアメタル層を形成し、さらに凹パターン
を埋め込むＣｕ膜を形成する工程と、砥粒フリースラリ
を用いたＣＭＰ法でＣｕ膜を研磨し、バリアメタル層で
Ｃｕ膜の研磨を止める工程と、直前混合された砥粒フリ
ースラリとシリカスラリとを用いたＣＭＰ法でＣｕ膜の
研磨残りを除去する工程と、シリカスラリを用いたＣＭ
Ｐ法で凹パターン以外の領域のバリアメタル層を除去す
る工程とを有するものである。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１６】（実施の形態１）図１は、本発明の一実施
の形態であるダマシンＣｕ配線の形成工程で用いるＣＭ
Ｐ法を説明するための模式図である。
の形態であるダマシンＣｕ配線の形成工程で用いるＣＭ
Ｐ法を説明するための模式図である。
【００１７】ＣＭＰ装置１には、３つの研磨定盤（プラ
テン）が備えられており、第１の研磨定盤２にはＣｕ研
磨用の砥粒フリースラリが供給され、第２の研磨定盤３
にはＣｕ研磨用の砥粒フリースラリとバリアメタル研磨
用のシリカスラリとが供給され、第３の研磨定盤４には
バリアメタル研磨用のシリカスラリが供給される。ここ
で、バリアメタルとは、Ｃｕの拡散およびＣｕ自体の酸
化を防ぐ機能を有し、Ｃｕ配線と絶縁膜の間に設けられ
るバリアメタル層である。
テン）が備えられており、第１の研磨定盤２にはＣｕ研
磨用の砥粒フリースラリが供給され、第２の研磨定盤３
にはＣｕ研磨用の砥粒フリースラリとバリアメタル研磨
用のシリカスラリとが供給され、第３の研磨定盤４には
バリアメタル研磨用のシリカスラリが供給される。ここ
で、バリアメタルとは、Ｃｕの拡散およびＣｕ自体の酸
化を防ぐ機能を有し、Ｃｕ配線と絶縁膜の間に設けられ
るバリアメタル層である。
【００１８】まず、ローダ用のカセット５から、被研磨
材料である半導体ウエハ６を第１の研磨定盤２へ搬送す
る。半導体ウエハ６の全表面には、絶縁膜に形成された
配線溝を埋め込んで、下層からバリアメタル層およびＣ
ｕ膜が順次堆積されている。バリアメタル層は、Ｔａ膜
または下層からＴａＮ膜およびＴａ膜を順次堆積したＴ
ａ／ＴａＮ積層膜で構成される。第１のステップとし
て、この第１の研磨定盤２で砥粒フリースラリを用いて
Ｃｕ膜を研磨し、バリアメタル層でＣｕ膜の研磨を止め
る。
材料である半導体ウエハ６を第１の研磨定盤２へ搬送す
る。半導体ウエハ６の全表面には、絶縁膜に形成された
配線溝を埋め込んで、下層からバリアメタル層およびＣ
ｕ膜が順次堆積されている。バリアメタル層は、Ｔａ膜
または下層からＴａＮ膜およびＴａ膜を順次堆積したＴ
ａ／ＴａＮ積層膜で構成される。第１のステップとし
て、この第１の研磨定盤２で砥粒フリースラリを用いて
Ｃｕ膜を研磨し、バリアメタル層でＣｕ膜の研磨を止め
る。
【００１９】次に、半導体ウエハ６を第１の研磨定盤２
から第２の研磨定盤３へ移した後、第２のステップとし
て、この第２の研磨定盤３で砥粒フリースラリおよびシ
リカスラリを１：１の割合で直前混合したスラリを用い
てさらに半導体ウエハ６の表面を研磨する。混合したス
ラリを用いることにより、上記第１のステップで局所的
に研磨残りしたＣｕ膜を除去することができる。なお、
砥粒フリースラリとシリカスラリの混合割合は１：１に
限定されるものではなく、砥粒フリースラリ：シリカス
ラリ＝３〜７：７〜３程度の範囲で混合割合を設定する
ことができる。
から第２の研磨定盤３へ移した後、第２のステップとし
て、この第２の研磨定盤３で砥粒フリースラリおよびシ
リカスラリを１：１の割合で直前混合したスラリを用い
てさらに半導体ウエハ６の表面を研磨する。混合したス
ラリを用いることにより、上記第１のステップで局所的
に研磨残りしたＣｕ膜を除去することができる。なお、
砥粒フリースラリとシリカスラリの混合割合は１：１に
限定されるものではなく、砥粒フリースラリ：シリカス
ラリ＝３〜７：７〜３程度の範囲で混合割合を設定する
ことができる。
【００２０】次に、半導体ウエハ６を第２の研磨定盤３
から第３の研磨定盤４へ移した後、第３のステップとし
て、この第３の研磨定盤４でシリカスラリを用いて配線
溝以外の領域のバリアメタル層を研磨し、配線溝の内部
にＣｕ配線を形成する。その後、第３の研磨定盤４から
半導体ウエハ６をアンローダ用のカセット７へ搬送す
る。
から第３の研磨定盤４へ移した後、第３のステップとし
て、この第３の研磨定盤４でシリカスラリを用いて配線
溝以外の領域のバリアメタル層を研磨し、配線溝の内部
にＣｕ配線を形成する。その後、第３の研磨定盤４から
半導体ウエハ６をアンローダ用のカセット７へ搬送す
る。
【００２１】このように、第１のステップでＣｕ膜が局
所的に研磨残りしても、第２のステップで砥粒フリース
ラリとシリカスラリとを混合したスラリを用いること
で、砥粒フリースラリまたはシリカスラリのみでは除去
することができない局所的なＣｕ膜の研磨残りを除去す
ることができる。
所的に研磨残りしても、第２のステップで砥粒フリース
ラリとシリカスラリとを混合したスラリを用いること
で、砥粒フリースラリまたはシリカスラリのみでは除去
することができない局所的なＣｕ膜の研磨残りを除去す
ることができる。
【００２２】図２は、第２のステップで使用するＣＭＰ
装置のポリシング機構部の構成の一例を示す模式図であ
る。
装置のポリシング機構部の構成の一例を示す模式図であ
る。
【００２３】半導体ウエハ６は加圧ヘッド８に装着さ
れ、回転する第２の研磨定盤３上に貼り付けられた研磨
パッド９の表面に加圧ヘッド８を介して押さえつけられ
て、その表面は研磨される。上記加圧ヘッド８は半導体
ウエハ６の加圧が可能であり、さらに自転機能を有す
る。研磨中は、研磨パッド９の上方に設置された供給ノ
ズル１０から砥粒フリースラリが供給され、供給ノズル
１１からシリカスラリが供給される。研磨パッド９の表
面は、その機能を再生させるためにドレッサ１２を用い
て切削される。
れ、回転する第２の研磨定盤３上に貼り付けられた研磨
パッド９の表面に加圧ヘッド８を介して押さえつけられ
て、その表面は研磨される。上記加圧ヘッド８は半導体
ウエハ６の加圧が可能であり、さらに自転機能を有す
る。研磨中は、研磨パッド９の上方に設置された供給ノ
ズル１０から砥粒フリースラリが供給され、供給ノズル
１１からシリカスラリが供給される。研磨パッド９の表
面は、その機能を再生させるためにドレッサ１２を用い
て切削される。
【００２４】次に、本実施の形態１のＣＭＰ法を適用し
たバイポーラＣＭＯＳ（complementary metal oxide se
miconductor）デバイスの多層配線の製造方法の一例を
図３〜図８を用いて工程順に説明する。図において、Ｑ
1はｎｐｎバイポーラトランジスタ、Ｑ2はｐチャネルＭ
ＩＳＦＥＴ（metal insulator semiconductor fieldeff
ect transistor）、Ｑ3はｎチャネルＭＩＳＦＥＴであ
る。
たバイポーラＣＭＯＳ（complementary metal oxide se
miconductor）デバイスの多層配線の製造方法の一例を
図３〜図８を用いて工程順に説明する。図において、Ｑ
1はｎｐｎバイポーラトランジスタ、Ｑ2はｐチャネルＭ
ＩＳＦＥＴ（metal insulator semiconductor fieldeff
ect transistor）、Ｑ3はｎチャネルＭＩＳＦＥＴであ
る。
【００２５】まず、図３に示すように、比抵抗１０Ωｃ
ｎ程度のｐ型シリコン単結晶で構成された半導体基板２
１にｎ+型埋め込み層２２とｐ+型埋め込み層２３とを形
成する。次に、半導体基板２１上にｎ型エピタキシャル
層を形成した後、ｎ+型埋め込み層２２の上にｎ型ウェ
ル２４、ｐ+型埋め込み層２３の上にｐ型ウェル２５を
それぞれ形成する。
ｎ程度のｐ型シリコン単結晶で構成された半導体基板２
１にｎ+型埋め込み層２２とｐ+型埋め込み層２３とを形
成する。次に、半導体基板２１上にｎ型エピタキシャル
層を形成した後、ｎ+型埋め込み層２２の上にｎ型ウェ
ル２４、ｐ+型埋め込み層２３の上にｐ型ウェル２５を
それぞれ形成する。
【００２６】次に、ｎ型ウェル２４およびｐ型ウェル２
５の表面に素子分離用絶縁膜２６を形成する。この時、
寄生ｎチャネルＭＩＳＦＥＴの動作を防ぐため、ｐ型ウ
ェル２５の素子分離用絶縁膜２６の下にｐ型のチャネル
ストッパ領域２７を形成する。
５の表面に素子分離用絶縁膜２６を形成する。この時、
寄生ｎチャネルＭＩＳＦＥＴの動作を防ぐため、ｐ型ウ
ェル２５の素子分離用絶縁膜２６の下にｐ型のチャネル
ストッパ領域２７を形成する。
【００２７】この後、ｎｐｎバイポーラトランジスタＱ
1を形成する領域のｎ型ウェル２４の一部にコレクタ取
り出し領域２８となるｎ型半導体領域を形成する。次い
でｐチャネルＭＩＳＦＥＴＱ2を形成する領域のｎ型ウ
ェル２４にｐ型不純物、たとえばボロンをイオン注入し
てしきい値電圧制御層２９を形成し、また、ｎチャネル
ＭＩＳＦＥＴＱ3を形成する領域のｐ型ウェル２５にｎ
型不純物、たとえばリンをイオン注入してしきい値電圧
制御層３０を形成する。
1を形成する領域のｎ型ウェル２４の一部にコレクタ取
り出し領域２８となるｎ型半導体領域を形成する。次い
でｐチャネルＭＩＳＦＥＴＱ2を形成する領域のｎ型ウ
ェル２４にｐ型不純物、たとえばボロンをイオン注入し
てしきい値電圧制御層２９を形成し、また、ｎチャネル
ＭＩＳＦＥＴＱ3を形成する領域のｐ型ウェル２５にｎ
型不純物、たとえばリンをイオン注入してしきい値電圧
制御層３０を形成する。
【００２８】次に、図４に示すように、ｎ型ウェル２４
およびｐ型ウェル２５のそれぞれの表面に厚さ８ｎｍ程
度のゲート絶縁膜３１を形成した後、その上に厚さ５０
〜２００ｎｍ程度の多結晶シリコン膜を堆積する。続い
てｐチャネルＭＩＳＦＥＴＱ 2を形成する領域の多結晶
シリコン膜にｐ型不純物、たとえばボロンをイオン注入
し、ｎチャネルＭＩＳＦＥＴＱ3を形成する領域の多結
晶シリコン膜にｎ型不純物、たとえばリンをイオン注入
する。次いでこの多結晶シリコン膜の上層に窒化シリコ
ン膜３２を堆積した後、窒化シリコン膜３２および多結
晶シリコン膜を順次エッチングしてｐ型のゲート電極３
３ａおよびｎ型のゲート電極３３ｂを形成する。
およびｐ型ウェル２５のそれぞれの表面に厚さ８ｎｍ程
度のゲート絶縁膜３１を形成した後、その上に厚さ５０
〜２００ｎｍ程度の多結晶シリコン膜を堆積する。続い
てｐチャネルＭＩＳＦＥＴＱ 2を形成する領域の多結晶
シリコン膜にｐ型不純物、たとえばボロンをイオン注入
し、ｎチャネルＭＩＳＦＥＴＱ3を形成する領域の多結
晶シリコン膜にｎ型不純物、たとえばリンをイオン注入
する。次いでこの多結晶シリコン膜の上層に窒化シリコ
ン膜３２を堆積した後、窒化シリコン膜３２および多結
晶シリコン膜を順次エッチングしてｐ型のゲート電極３
３ａおよびｎ型のゲート電極３３ｂを形成する。
【００２９】次に、ゲート電極３３ａをマスクとしてｐ
チャネルＭＩＳＦＥＴＱ2を形成する領域のｎ型ウェル
２４にｐ型不純物、たとえばボロンをイオン注入し、ソ
ース、ドレインの一部を構成するｐ-型半導体領域３４
を形成する。また、ゲート電極３３ｂをマスクとしてｎ
チャネルＭＩＳＦＥＴＱ3を形成する領域のｐ型ウェル
２５にｎ型不純物、たとえばヒ素をイオン注入し、ソー
ス、ドレインの一部を構成するｎ-型半導体領域３５を
形成する。
チャネルＭＩＳＦＥＴＱ2を形成する領域のｎ型ウェル
２４にｐ型不純物、たとえばボロンをイオン注入し、ソ
ース、ドレインの一部を構成するｐ-型半導体領域３４
を形成する。また、ゲート電極３３ｂをマスクとしてｎ
チャネルＭＩＳＦＥＴＱ3を形成する領域のｐ型ウェル
２５にｎ型不純物、たとえばヒ素をイオン注入し、ソー
ス、ドレインの一部を構成するｎ-型半導体領域３５を
形成する。
【００３０】次いで、半導体基板２１上に堆積した窒化
シリコン膜を異方性エッチングにより加工し、ゲート電
極３３ａ，３３ｂの側壁に窒化シリコン膜からなるサイ
ドウォールスペーサ３６を形成する。この後、ゲート電
極３３ａとサイドウォールスペーサ３６とをマスクとし
てｐチャネルＭＩＳＦＥＴＱ2を形成する領域のｎ型ウ
ェル２４にｐ型不純物、たとえばボロンをイオン注入
し、ソース、ドレインの他の一部を構成するｐ+型半導
体領域３７を形成する。また、ゲート電極３３ｂとサイ
ドウォールスペーサ３６とをマスクとしてｎチャネルＭ
ＩＳＦＥＴＱ3を形成する領域のｐ型ウェル２５にｎ型
不純物、たとえばリンをイオン注入し、ソース、ドレイ
ンの他の一部を構成するｎ+型半導体領域３８を形成す
る。さらに、ｎｐｎバイポーラトランジスタＱ1を形成
する領域のｎ型ウェル２４にｐ型不純物、たとえばボロ
ンをイオン注入してベース領域３９と外部ベース領域４
０とを形成する。
シリコン膜を異方性エッチングにより加工し、ゲート電
極３３ａ，３３ｂの側壁に窒化シリコン膜からなるサイ
ドウォールスペーサ３６を形成する。この後、ゲート電
極３３ａとサイドウォールスペーサ３６とをマスクとし
てｐチャネルＭＩＳＦＥＴＱ2を形成する領域のｎ型ウ
ェル２４にｐ型不純物、たとえばボロンをイオン注入
し、ソース、ドレインの他の一部を構成するｐ+型半導
体領域３７を形成する。また、ゲート電極３３ｂとサイ
ドウォールスペーサ３６とをマスクとしてｎチャネルＭ
ＩＳＦＥＴＱ3を形成する領域のｐ型ウェル２５にｎ型
不純物、たとえばリンをイオン注入し、ソース、ドレイ
ンの他の一部を構成するｎ+型半導体領域３８を形成す
る。さらに、ｎｐｎバイポーラトランジスタＱ1を形成
する領域のｎ型ウェル２４にｐ型不純物、たとえばボロ
ンをイオン注入してベース領域３９と外部ベース領域４
０とを形成する。
【００３１】次に、図５に示すように、半導体基板２１
上に、たとえば酸化シリコン膜からなる絶縁膜４１を堆
積した後、ベース領域３９上の絶縁膜４１およびゲート
絶縁膜３１と同一層の絶縁膜を開孔して接続孔４２を形
成する。次いで半導体基板２１上に多結晶シリコン膜を
堆積した後、この多結晶シリコン膜にｎ型不純物、たと
えばヒ素をイオン注入し、さらに熱処理によってこのｎ
型不純物をベース領域３９に拡散させてエミッタ領域４
３を形成する。次に、この多結晶シリコン膜をエッチン
グしてエミッタ引き出し電極４４を形成する。
上に、たとえば酸化シリコン膜からなる絶縁膜４１を堆
積した後、ベース領域３９上の絶縁膜４１およびゲート
絶縁膜３１と同一層の絶縁膜を開孔して接続孔４２を形
成する。次いで半導体基板２１上に多結晶シリコン膜を
堆積した後、この多結晶シリコン膜にｎ型不純物、たと
えばヒ素をイオン注入し、さらに熱処理によってこのｎ
型不純物をベース領域３９に拡散させてエミッタ領域４
３を形成する。次に、この多結晶シリコン膜をエッチン
グしてエミッタ引き出し電極４４を形成する。
【００３２】次いで、半導体基板２１上に第１層間絶縁
膜４５を形成した後、その第１層間絶縁膜４５を、たと
えばＣＭＰ法で研磨することにより表面を平坦化する。
第１層間絶縁膜４５は、たとえばＴＥＯＳ（tetra ethy
l ortho silicate : Si(OC2H 5)）とオゾンとをソースガ
スに用いたプラズマＣＶＤ法で堆積されたＴＥＯＳ酸化
膜で構成される。
膜４５を形成した後、その第１層間絶縁膜４５を、たと
えばＣＭＰ法で研磨することにより表面を平坦化する。
第１層間絶縁膜４５は、たとえばＴＥＯＳ（tetra ethy
l ortho silicate : Si(OC2H 5)）とオゾンとをソースガ
スに用いたプラズマＣＶＤ法で堆積されたＴＥＯＳ酸化
膜で構成される。
【００３３】次に、パターニングされたフォトレジスト
膜をマスクとしたエッチングによって第１層間絶縁膜４
５に接続孔４６を形成する。この接続孔４６は、ｐ+型
半導体領域３７、ｎ+型半導体領域３８、コレクタ取り
出し領域２８、外部ベース領域４０またはエミッタ引き
出し領域４４上などの必要部分に形成する。
膜をマスクとしたエッチングによって第１層間絶縁膜４
５に接続孔４６を形成する。この接続孔４６は、ｐ+型
半導体領域３７、ｎ+型半導体領域３８、コレクタ取り
出し領域２８、外部ベース領域４０またはエミッタ引き
出し領域４４上などの必要部分に形成する。
【００３４】次いで、接続孔４６の内部を含む半導体基
板２１の全面に窒化チタン膜を形成し、さらに接続孔４
６を埋め込むタングステン膜を、たとえばＣＶＤ法で形
成する。その後、接続孔４６以外の領域のタングステン
膜および窒化チタン膜を、たとえばＣＭＰ法により除去
して接続孔４６の内部にプラグ４７を形成する。
板２１の全面に窒化チタン膜を形成し、さらに接続孔４
６を埋め込むタングステン膜を、たとえばＣＶＤ法で形
成する。その後、接続孔４６以外の領域のタングステン
膜および窒化チタン膜を、たとえばＣＭＰ法により除去
して接続孔４６の内部にプラグ４７を形成する。
【００３５】続いて、半導体基板２１の全面に、たとえ
ばタングステン膜を形成した後、パターニングされたフ
ォトレジスト膜をマスクとしたエッチングによってタン
グステン膜を加工し、第１配線層の配線４８を形成す
る。タングステン膜は、ＣＶＤ法またはスパッタ法によ
り形成できる。
ばタングステン膜を形成した後、パターニングされたフ
ォトレジスト膜をマスクとしたエッチングによってタン
グステン膜を加工し、第１配線層の配線４８を形成す
る。タングステン膜は、ＣＶＤ法またはスパッタ法によ
り形成できる。
【００３６】次に、図６に示すように、第１配線層の配
線４８を覆う絶縁膜、たとえば酸化シリコン膜を形成し
た後、その絶縁膜を、たとえばＣＭＰ法で研磨すること
により、表面が平坦化された第２層間絶縁膜４９を形成
する。次いでパターニングされたフォトレジスト膜をマ
スクとしたエッチングによって第２層間絶縁膜４９に接
続孔５０を形成する。
線４８を覆う絶縁膜、たとえば酸化シリコン膜を形成し
た後、その絶縁膜を、たとえばＣＭＰ法で研磨すること
により、表面が平坦化された第２層間絶縁膜４９を形成
する。次いでパターニングされたフォトレジスト膜をマ
スクとしたエッチングによって第２層間絶縁膜４９に接
続孔５０を形成する。
【００３７】次いで、接続孔５０の内部を含む半導体基
板２１の全面に窒化チタン膜を形成し、さらに接続孔５
０を埋め込むタングステン膜を、たとえばＣＶＤ法で形
成する。その後、接続孔５０以外の領域のタングステン
膜および窒化チタン膜を、たとえばＣＭＰ法により除去
して接続孔５０の内部にプラグ５１を形成する。
板２１の全面に窒化チタン膜を形成し、さらに接続孔５
０を埋め込むタングステン膜を、たとえばＣＶＤ法で形
成する。その後、接続孔５０以外の領域のタングステン
膜および窒化チタン膜を、たとえばＣＭＰ法により除去
して接続孔５０の内部にプラグ５１を形成する。
【００３８】次に、第２層間絶縁膜４９およびプラグ５
１上にストッパ絶縁膜５２を形成し、さらに配線形成用
の絶縁膜５３を形成する。ストッパ絶縁膜５２は、たと
えば窒化シリコン膜とし、絶縁膜５３は、たとえば酸化
シリコン膜とする。次いでパターニングされたフォトレ
ジスト膜をマスクとしたエッチングによってストッパ絶
縁膜５２および絶縁膜５３の所定の領域に配線溝５４を
形成する。
１上にストッパ絶縁膜５２を形成し、さらに配線形成用
の絶縁膜５３を形成する。ストッパ絶縁膜５２は、たと
えば窒化シリコン膜とし、絶縁膜５３は、たとえば酸化
シリコン膜とする。次いでパターニングされたフォトレ
ジスト膜をマスクとしたエッチングによってストッパ絶
縁膜５２および絶縁膜５３の所定の領域に配線溝５４を
形成する。
【００３９】次に、配線溝５４の内部に第２配線層を形
成する。まず、配線溝５４の内部を含む半導体基板２１
の全面にバリアメタル層５５を形成し、さらに配線溝５
４を埋め込むＣｕ膜５６を形成する。バリアメタル層５
５は、たとえばＴａ膜またはＴａ／ＴａＮ積層膜であ
り、たとえばＣＶＤ法またはスパッタ法で形成する。Ｃ
ｕ膜５６は第２配線層の主導体層として機能し、たとえ
ばメッキ法で形成できる。メッキ法によるＣｕ膜の形成
前に、たとえばＣＶＤ法またはスパッタ法によりシード
層として薄いＣｕ膜を形成できる。
成する。まず、配線溝５４の内部を含む半導体基板２１
の全面にバリアメタル層５５を形成し、さらに配線溝５
４を埋め込むＣｕ膜５６を形成する。バリアメタル層５
５は、たとえばＴａ膜またはＴａ／ＴａＮ積層膜であ
り、たとえばＣＶＤ法またはスパッタ法で形成する。Ｃ
ｕ膜５６は第２配線層の主導体層として機能し、たとえ
ばメッキ法で形成できる。メッキ法によるＣｕ膜の形成
前に、たとえばＣＶＤ法またはスパッタ法によりシード
層として薄いＣｕ膜を形成できる。
【００４０】その後、前記図１および図２を用いて説明
したＣＭＰ法を用いて、配線溝５４以外の領域のＣｕ膜
５６およびバリアメタル層５５を除去することにより、
図７に示すように、配線溝５４の内部に第２配線層のシ
ングルダマシンＣｕ配線５７を形成する。これにより、
第２層間絶縁膜４９またはプラグ５１の表面にＣＭＰに
よるディッシングまたはエロージョンによる窪みが生じ
ても、前述したように、その形状を反映したＣｕ膜５６
の研磨残りのないシングルダマシンＣｕ配線５７を形成
することができる。
したＣＭＰ法を用いて、配線溝５４以外の領域のＣｕ膜
５６およびバリアメタル層５５を除去することにより、
図７に示すように、配線溝５４の内部に第２配線層のシ
ングルダマシンＣｕ配線５７を形成する。これにより、
第２層間絶縁膜４９またはプラグ５１の表面にＣＭＰに
よるディッシングまたはエロージョンによる窪みが生じ
ても、前述したように、その形状を反映したＣｕ膜５６
の研磨残りのないシングルダマシンＣｕ配線５７を形成
することができる。
【００４１】次に、図８に示すように、前記第２配線層
と同様な製造方法によって第３配線層を形成する。ま
ず、絶縁膜５３および第２配線層のシングルダマシンＣ
ｕ配線５７上に第３層間絶縁膜５８を形成した後、第３
層間絶縁膜５８に接続孔５９を形成する。続いて接続孔
５９の内部にプラグ６０を形成する。
と同様な製造方法によって第３配線層を形成する。ま
ず、絶縁膜５３および第２配線層のシングルダマシンＣ
ｕ配線５７上に第３層間絶縁膜５８を形成した後、第３
層間絶縁膜５８に接続孔５９を形成する。続いて接続孔
５９の内部にプラグ６０を形成する。
【００４２】さらに、第３層間絶縁膜５８およびプラグ
６０上にストッパ絶縁膜６１および配線形成用の絶縁膜
６２を順次形成する。次いでストッパ絶縁膜６１および
絶縁膜６２の所定の領域に配線溝６３を形成し、続いて
配線溝６３を埋め込むＣｕ膜を主導体層とした第３配線
層のシングルダマシンＣｕ配線６４を形成する。
６０上にストッパ絶縁膜６１および配線形成用の絶縁膜
６２を順次形成する。次いでストッパ絶縁膜６１および
絶縁膜６２の所定の領域に配線溝６３を形成し、続いて
配線溝６３を埋め込むＣｕ膜を主導体層とした第３配線
層のシングルダマシンＣｕ配線６４を形成する。
【００４３】その後、さらに上層の配線を形成した後、
パッシベーション膜で半導体基板２１の全面を覆うこと
により、バイポーラＣＭＯＳデバイスが略完成する。
パッシベーション膜で半導体基板２１の全面を覆うこと
により、バイポーラＣＭＯＳデバイスが略完成する。
【００４４】なお、本実施の形態１では、研磨定盤を３
つ備えたＣＭＰ装置を採用したが、スラリがＣｕ研磨用
の砥粒フリーシリカとバリアメタル研磨用のシリカスラ
リの２種類であることから、研磨定盤を２つ備えたＣＭ
Ｐ装置を用いても同様な効果が得られる。
つ備えたＣＭＰ装置を採用したが、スラリがＣｕ研磨用
の砥粒フリーシリカとバリアメタル研磨用のシリカスラ
リの２種類であることから、研磨定盤を２つ備えたＣＭ
Ｐ装置を用いても同様な効果が得られる。
【００４５】このように、本実施の形態１によれば、タ
ングステン膜を主導体層とするプラグ５１，６０に接続
して形成されるシングルダマシンＣｕ配線５７，６４の
形成工程において、Ｃｕ研磨用の砥粒フリーシリカを用
いてＣｕ膜を研磨した後にＣｕ研磨用の砥粒フリースラ
リとバリアメタル研磨用のシリカスラリを混合したスラ
リを用いた研磨を行うことによって、シングルダマシン
Ｃｕ配線の下地に、たとえば窪みが生じていても、下地
形状を反映したＣｕ膜の研磨残りを除去することができ
る。これにより、シングルダマシンＣｕ配線５７，６４
の同層間のショートを防ぐことができて、Ｃｕ膜の研磨
残りに起因した半導体装置の歩留まり低下を防ぐことが
できる。
ングステン膜を主導体層とするプラグ５１，６０に接続
して形成されるシングルダマシンＣｕ配線５７，６４の
形成工程において、Ｃｕ研磨用の砥粒フリーシリカを用
いてＣｕ膜を研磨した後にＣｕ研磨用の砥粒フリースラ
リとバリアメタル研磨用のシリカスラリを混合したスラ
リを用いた研磨を行うことによって、シングルダマシン
Ｃｕ配線の下地に、たとえば窪みが生じていても、下地
形状を反映したＣｕ膜の研磨残りを除去することができ
る。これにより、シングルダマシンＣｕ配線５７，６４
の同層間のショートを防ぐことができて、Ｃｕ膜の研磨
残りに起因した半導体装置の歩留まり低下を防ぐことが
できる。
【００４６】（実施の形態２）次に、本実施の形態２で
あるＣＭＯＳデバイスの製造方法の一例を図９〜図１５
を用いて工程順に説明する。
あるＣＭＯＳデバイスの製造方法の一例を図９〜図１５
を用いて工程順に説明する。
【００４７】まず、図９に示すように、たとえばｐ-型
の単結晶シリコンからなる半導体基板７１を用意し、半
導体基板７１の主面に素子分離領域７２を形成する。次
に、パターニングされたフォトレジスト膜をマスクとし
て不純物をイオン注入し、ｐ型ウェル７３およびｎ型ウ
ェル７４を形成する。ｐ型ウェル７３にはｐ型の導電型
を示す不純物、たとえばボロンをイオン注入し、ｎ型ウ
ェル７４にはｎ型の導電型を示す不純物、たとえばリン
をイオン注入する。この後、各ウェル領域にＭＩＳＦＥ
Ｔのしきい値を制御するための不純物をイオン注入して
もよい。
の単結晶シリコンからなる半導体基板７１を用意し、半
導体基板７１の主面に素子分離領域７２を形成する。次
に、パターニングされたフォトレジスト膜をマスクとし
て不純物をイオン注入し、ｐ型ウェル７３およびｎ型ウ
ェル７４を形成する。ｐ型ウェル７３にはｐ型の導電型
を示す不純物、たとえばボロンをイオン注入し、ｎ型ウ
ェル７４にはｎ型の導電型を示す不純物、たとえばリン
をイオン注入する。この後、各ウェル領域にＭＩＳＦＥ
Ｔのしきい値を制御するための不純物をイオン注入して
もよい。
【００４８】次に、ゲート絶縁膜となる酸化シリコン膜
を、たとえば熱酸化法または熱ＣＶＤ法により形成した
後、ゲート電極となる多結晶シリコン膜およびキャップ
絶縁膜となる酸化シリコン膜を、たとえばＣＶＤ法によ
り順次堆積して積層膜を形成する。続いてパターニング
されたフォトレジスト膜をマスクとして上記積層膜をエ
ッチングし、ゲート絶縁膜７５上にゲート電極７６およ
びキャップ絶縁膜７７を形成する。
を、たとえば熱酸化法または熱ＣＶＤ法により形成した
後、ゲート電極となる多結晶シリコン膜およびキャップ
絶縁膜となる酸化シリコン膜を、たとえばＣＶＤ法によ
り順次堆積して積層膜を形成する。続いてパターニング
されたフォトレジスト膜をマスクとして上記積層膜をエ
ッチングし、ゲート絶縁膜７５上にゲート電極７６およ
びキャップ絶縁膜７７を形成する。
【００４９】次に、半導体基板７１上に、たとえばＣＶ
Ｄ法で酸化シリコン膜を堆積した後、この酸化シリコン
膜を異方性エッチングすることにより、ゲート電極７６
の側壁にサイドウォールスペーサ７８を形成する。その
後、パターニングされたフォトレジスト膜をマスクとし
てｐ型ウェル７３にｎ型不純物、たとえばリンまたはヒ
素をイオン注入し、ｐ型ウェル７３上のゲート電極７６
の両側にｎ型半導体領域７９を形成する。ｎ型半導体領
域７９は、ゲート電極７６およびサイドウォールスペー
サ７８に対して自己整合的に形成され、ｎチャネルＭＩ
ＳＦＥＴのソース、ドレインとして機能する。
Ｄ法で酸化シリコン膜を堆積した後、この酸化シリコン
膜を異方性エッチングすることにより、ゲート電極７６
の側壁にサイドウォールスペーサ７８を形成する。その
後、パターニングされたフォトレジスト膜をマスクとし
てｐ型ウェル７３にｎ型不純物、たとえばリンまたはヒ
素をイオン注入し、ｐ型ウェル７３上のゲート電極７６
の両側にｎ型半導体領域７９を形成する。ｎ型半導体領
域７９は、ゲート電極７６およびサイドウォールスペー
サ７８に対して自己整合的に形成され、ｎチャネルＭＩ
ＳＦＥＴのソース、ドレインとして機能する。
【００５０】同様に、パターニングされたフォトレジス
ト膜をマスクとしてｎ型ウェル７４にｐ型不純物、たと
えばフッ化ボロンをイオン注入し、ｎ型ウェル７４上の
ゲート電極７６の両側にｐ型半導体領域８０を形成す
る。ｐ型半導体領域８０は、ゲート電極７６およびサイ
ドウォールスペーサ７８に対して自己整合的に形成さ
れ、ｐチャネルＭＩＳＦＥＴのソース、ドレインとして
機能する。
ト膜をマスクとしてｎ型ウェル７４にｐ型不純物、たと
えばフッ化ボロンをイオン注入し、ｎ型ウェル７４上の
ゲート電極７６の両側にｐ型半導体領域８０を形成す
る。ｐ型半導体領域８０は、ゲート電極７６およびサイ
ドウォールスペーサ７８に対して自己整合的に形成さ
れ、ｐチャネルＭＩＳＦＥＴのソース、ドレインとして
機能する。
【００５１】次に、図１０に示すように、半導体基板７
１上にスパッタ法またはＣＶＤ法で酸化シリコン膜を堆
積した後、その酸化シリコン膜を、たとえばＣＭＰ法で
研磨することにより、表面が平坦化された第１層間絶縁
膜８１を形成する。酸化シリコン膜は、たとえばＴＥＯ
Ｓとオゾンとをソースガスに用いたプラズマＣＶＤ法で
堆積されたＴＥＯＳ酸化膜で構成される。
１上にスパッタ法またはＣＶＤ法で酸化シリコン膜を堆
積した後、その酸化シリコン膜を、たとえばＣＭＰ法で
研磨することにより、表面が平坦化された第１層間絶縁
膜８１を形成する。酸化シリコン膜は、たとえばＴＥＯ
Ｓとオゾンとをソースガスに用いたプラズマＣＶＤ法で
堆積されたＴＥＯＳ酸化膜で構成される。
【００５２】次に、パターニングされたフォトレジスト
膜をマスクとしたエッチングによって第１層間絶縁膜８
１に接続孔８２を形成する。この接続孔８２は、ｎ型半
導体領域７９またはｐ型半導体領域８０上などの必要部
分に形成する。
膜をマスクとしたエッチングによって第１層間絶縁膜８
１に接続孔８２を形成する。この接続孔８２は、ｎ型半
導体領域７９またはｐ型半導体領域８０上などの必要部
分に形成する。
【００５３】次いで、接続孔８２の内部を含む半導体基
板７１の全面に窒化チタン膜を形成し、さらに接続孔８
２を埋め込むタングステン膜を、たとえばＣＶＤ法で形
成する。その後、接続孔８２以外の領域のタングステン
膜および窒化チタン膜を、たとえばＣＭＰ法により除去
して接続孔８２の内部にプラグ８３を形成する。
板７１の全面に窒化チタン膜を形成し、さらに接続孔８
２を埋め込むタングステン膜を、たとえばＣＶＤ法で形
成する。その後、接続孔８２以外の領域のタングステン
膜および窒化チタン膜を、たとえばＣＭＰ法により除去
して接続孔８２の内部にプラグ８３を形成する。
【００５４】続いて、第１層間絶縁膜８１およびプラグ
８３上にストッパ絶縁膜８４を形成し、さらに配線形成
用の絶縁膜８５を形成する。ストッパ絶縁膜８４は、た
とえば窒化シリコン膜とし、絶縁膜８５は、たとえば酸
化シリコン膜とする。次いでパターニングされたフォト
レジスト膜をマスクとしたエッチングによってストッパ
絶縁膜８４および絶縁膜８５の所定の領域に配線溝８６
を形成する。
８３上にストッパ絶縁膜８４を形成し、さらに配線形成
用の絶縁膜８５を形成する。ストッパ絶縁膜８４は、た
とえば窒化シリコン膜とし、絶縁膜８５は、たとえば酸
化シリコン膜とする。次いでパターニングされたフォト
レジスト膜をマスクとしたエッチングによってストッパ
絶縁膜８４および絶縁膜８５の所定の領域に配線溝８６
を形成する。
【００５５】次に、配線溝８６の内部に第１配線層を形
成する。まず、配線溝８６の内部を含む半導体基板７１
の全面に、たとえばタングステン膜を形成する。タング
ステン膜の形成には、たとえばＣＶＤ法を用いる。その
後、配線溝８６以外の領域のタングステン膜を、たとえ
ばＣＭＰ法により除去して、第１配線層の配線８７を形
成する。
成する。まず、配線溝８６の内部を含む半導体基板７１
の全面に、たとえばタングステン膜を形成する。タング
ステン膜の形成には、たとえばＣＶＤ法を用いる。その
後、配線溝８６以外の領域のタングステン膜を、たとえ
ばＣＭＰ法により除去して、第１配線層の配線８７を形
成する。
【００５６】次に、デュアルダマシン法により第２配線
層を形成する。この第２配線層は、たとえば以下のよう
に形成することができる。まず、図１１に示すように、
第１配線層の配線８７の上層にキャップ絶縁膜８８、第
２層間絶縁膜８９および配線形成用のストッパ絶縁膜９
０を順次形成する。
層を形成する。この第２配線層は、たとえば以下のよう
に形成することができる。まず、図１１に示すように、
第１配線層の配線８７の上層にキャップ絶縁膜８８、第
２層間絶縁膜８９および配線形成用のストッパ絶縁膜９
０を順次形成する。
【００５７】キャップ絶縁膜８８および第２層間絶縁膜
８９には、後に説明するように接続孔が形成される。キ
ャップ絶縁膜８８は、第２層間絶縁膜８９に対してエッ
チング選択比を有する材料で構成され、たとえば窒化シ
リコン膜とすることができる。第２層間絶縁膜８９は、
たとえばＴＥＯＳ酸化膜とすることができる。
８９には、後に説明するように接続孔が形成される。キ
ャップ絶縁膜８８は、第２層間絶縁膜８９に対してエッ
チング選択比を有する材料で構成され、たとえば窒化シ
リコン膜とすることができる。第２層間絶縁膜８９は、
たとえばＴＥＯＳ酸化膜とすることができる。
【００５８】ストッパ絶縁膜９０は、第２層間絶縁膜８
９および後にストッパ絶縁膜９０の上層に堆積される配
線形成用の絶縁膜に対してエッチング選択比を有する絶
縁材料で構成され、たとえば窒化シリコン膜とすること
ができる。
９および後にストッパ絶縁膜９０の上層に堆積される配
線形成用の絶縁膜に対してエッチング選択比を有する絶
縁材料で構成され、たとえば窒化シリコン膜とすること
ができる。
【００５９】次に、パターニングされたフォトレジスト
膜をマスクとしたエッチングによってストッパ絶縁膜９
０の所定の領域に孔パターンを形成する。次いでストッ
パ絶縁膜９０上に配線形成用の絶縁膜９１を形成する。
絶縁膜９１は、たとえばＴＥＯＳ酸化膜とすることがで
きる。
膜をマスクとしたエッチングによってストッパ絶縁膜９
０の所定の領域に孔パターンを形成する。次いでストッ
パ絶縁膜９０上に配線形成用の絶縁膜９１を形成する。
絶縁膜９１は、たとえばＴＥＯＳ酸化膜とすることがで
きる。
【００６０】次に、図１２に示すように、パターニング
されたフォトレジスト膜をマスクとしたエッチングによ
って絶縁膜９１の所定の領域に溝パターンを形成する。
この際、ストッパ絶縁膜９０がエッチングストッパ層と
して機能する。続いてパターニングされたフォトレジス
ト膜およびストッパ絶縁膜９０をマスクとしたエッチン
グによって第２層間絶縁膜８９の所定の領域に孔パター
ンを形成する。この際、キャップ絶縁膜８８がエッチン
グストッパ層として機能する。その後、キャップ絶縁膜
８８およびストッパ絶縁膜９０を同時に除去することに
よって、キャップ絶縁膜８８および第２層間絶縁膜８９
に接続孔９２が形成され、ストッパ絶縁膜９０および絶
縁膜９１に配線溝９３が形成される。
されたフォトレジスト膜をマスクとしたエッチングによ
って絶縁膜９１の所定の領域に溝パターンを形成する。
この際、ストッパ絶縁膜９０がエッチングストッパ層と
して機能する。続いてパターニングされたフォトレジス
ト膜およびストッパ絶縁膜９０をマスクとしたエッチン
グによって第２層間絶縁膜８９の所定の領域に孔パター
ンを形成する。この際、キャップ絶縁膜８８がエッチン
グストッパ層として機能する。その後、キャップ絶縁膜
８８およびストッパ絶縁膜９０を同時に除去することに
よって、キャップ絶縁膜８８および第２層間絶縁膜８９
に接続孔９２が形成され、ストッパ絶縁膜９０および絶
縁膜９１に配線溝９３が形成される。
【００６１】次に、図１３に示すように、接続孔９２お
よび配線溝９３の内部に第２配線層のデュアルダマシン
Ｃｕ配線９４を形成する。第２配線層の配線９４は、バ
リアメタル層および主導体層であるＣｕ膜からなり、こ
の配線と下層配線である第１配線層の配線８７とを接続
する接続部材は第２配線層の配線９４と一体に形成され
る。
よび配線溝９３の内部に第２配線層のデュアルダマシン
Ｃｕ配線９４を形成する。第２配線層の配線９４は、バ
リアメタル層および主導体層であるＣｕ膜からなり、こ
の配線と下層配線である第１配線層の配線８７とを接続
する接続部材は第２配線層の配線９４と一体に形成され
る。
【００６２】まず、接続孔９２および配線溝９３の内部
を含む半導体基板７１の全面にバリアメタル層９５を形
成し、さらに接続孔９２および配線溝９３を埋め込むＣ
ｕ膜を形成する。バリアメタル層９５は、たとえばＴａ
膜またはＴａＮ／Ｔａ積層膜であり、たとえばＣＶＤ法
またはスパッタ法で形成する。Ｃｕ膜は第２配線層の主
導体層として機能し、たとえばメッキ法で形成できる。
メッキ法によるＣｕ膜の形成前に、たとえばＣＶＤ法ま
たはスパッタ法によりシード層として薄いＣｕ膜を形成
できる。
を含む半導体基板７１の全面にバリアメタル層９５を形
成し、さらに接続孔９２および配線溝９３を埋め込むＣ
ｕ膜を形成する。バリアメタル層９５は、たとえばＴａ
膜またはＴａＮ／Ｔａ積層膜であり、たとえばＣＶＤ法
またはスパッタ法で形成する。Ｃｕ膜は第２配線層の主
導体層として機能し、たとえばメッキ法で形成できる。
メッキ法によるＣｕ膜の形成前に、たとえばＣＶＤ法ま
たはスパッタ法によりシード層として薄いＣｕ膜を形成
できる。
【００６３】その後、前記実施の形態１の図１および図
２を用いて説明したＣＭＰ法を用いて、接続孔９２およ
び配線溝９３以外の領域のＣｕ膜およびバリアメタル層
９５を除去することにより、配線溝９３の内部に第２配
線層のデュアルダマシンＣｕ配線９４を形成する。
２を用いて説明したＣＭＰ法を用いて、接続孔９２およ
び配線溝９３以外の領域のＣｕ膜およびバリアメタル層
９５を除去することにより、配線溝９３の内部に第２配
線層のデュアルダマシンＣｕ配線９４を形成する。
【００６４】次に、図１４に示すように、第２配線層の
デュアルダマシンＣｕ配線９４の上層に絶縁膜、たとえ
ば酸化シリコン膜を形成した後、その絶縁膜を、たとえ
ばＣＭＰ法で研磨することにより、表面が平坦化された
第３層間絶縁膜９６を形成する。次いでパターニングさ
れたフォトレジスト膜をマスクとしたエッチングによっ
て第３層間絶縁膜９６に接続孔９７を形成する。
デュアルダマシンＣｕ配線９４の上層に絶縁膜、たとえ
ば酸化シリコン膜を形成した後、その絶縁膜を、たとえ
ばＣＭＰ法で研磨することにより、表面が平坦化された
第３層間絶縁膜９６を形成する。次いでパターニングさ
れたフォトレジスト膜をマスクとしたエッチングによっ
て第３層間絶縁膜９６に接続孔９７を形成する。
【００６５】次いで、接続孔９７の内部を含む半導体基
板７１の全面にバリアメタル層を形成し、さらに接続孔
９７を埋め込むＣｕ膜を形成する。バリアメタル層は、
たとえばＴａ膜またはＴａＮ／Ｔａ積層膜であり、たと
えばＣＶＤ法またはスパッタ法で形成する。Ｃｕ膜は、
たとえばメッキ法で形成できる。メッキ法によるＣｕ膜
の形成前に、たとえばＣＶＤ法またはスパッタ法により
シード層として薄いＣｕ膜を形成できる。
板７１の全面にバリアメタル層を形成し、さらに接続孔
９７を埋め込むＣｕ膜を形成する。バリアメタル層は、
たとえばＴａ膜またはＴａＮ／Ｔａ積層膜であり、たと
えばＣＶＤ法またはスパッタ法で形成する。Ｃｕ膜は、
たとえばメッキ法で形成できる。メッキ法によるＣｕ膜
の形成前に、たとえばＣＶＤ法またはスパッタ法により
シード層として薄いＣｕ膜を形成できる。
【００６６】その後、接続孔９７以外の領域のＣｕ膜お
よびバリアメタル層を、たとえばＣＭＰ法により除去し
て接続孔９７の内部にプラグ９８を形成する。
よびバリアメタル層を、たとえばＣＭＰ法により除去し
て接続孔９７の内部にプラグ９８を形成する。
【００６７】次に、図１５に示すように、プラグ９８の
上層にストッパ絶縁膜９９を形成し、さらに配線形成用
の絶縁膜１００を形成する。ストッパ絶縁膜９９は、た
とえば窒化シリコン膜とし、絶縁膜１００は、たとえば
酸化シリコン膜とする。次いでパターニングされたフォ
トレジスト膜をマスクとしたエッチングによってストッ
パ絶縁膜９９および絶縁膜１００の所定の領域に配線溝
１０１を形成する。
上層にストッパ絶縁膜９９を形成し、さらに配線形成用
の絶縁膜１００を形成する。ストッパ絶縁膜９９は、た
とえば窒化シリコン膜とし、絶縁膜１００は、たとえば
酸化シリコン膜とする。次いでパターニングされたフォ
トレジスト膜をマスクとしたエッチングによってストッ
パ絶縁膜９９および絶縁膜１００の所定の領域に配線溝
１０１を形成する。
【００６８】次に、配線溝１０１の内部に第３配線層を
形成する。まず、配線溝１０１の内部を含む半導体基板
７１の全面にバリアメタル層１０２を形成し、さらに配
線溝１０１を埋め込むＣｕ膜を形成する。バリアメタル
層１０２は、たとえばＴａ膜またはＴａＮ／Ｔａ積層膜
であり、たとえばＣＶＤ法またはスパッタ法で形成す
る。Ｃｕ膜は第３配線層の主導体層として機能し、たと
えばメッキ法で形成できる。メッキ法によるＣｕ膜の形
成前に、たとえばＣＶＤ法またはスパッタ法によりシー
ド層として薄いＣｕ膜を形成できる。
形成する。まず、配線溝１０１の内部を含む半導体基板
７１の全面にバリアメタル層１０２を形成し、さらに配
線溝１０１を埋め込むＣｕ膜を形成する。バリアメタル
層１０２は、たとえばＴａ膜またはＴａＮ／Ｔａ積層膜
であり、たとえばＣＶＤ法またはスパッタ法で形成す
る。Ｃｕ膜は第３配線層の主導体層として機能し、たと
えばメッキ法で形成できる。メッキ法によるＣｕ膜の形
成前に、たとえばＣＶＤ法またはスパッタ法によりシー
ド層として薄いＣｕ膜を形成できる。
【００６９】その後、前記実施の形態１の図１および図
２を用いて説明したＣＭＰ法を用いて、配線溝１０１以
外の領域のＣｕ膜およびバリアメタル層１０２を除去す
ることにより、配線溝１０１の内部に第３配線層のシン
グルダマシンＣｕ配線１０３を形成する。
２を用いて説明したＣＭＰ法を用いて、配線溝１０１以
外の領域のＣｕ膜およびバリアメタル層１０２を除去す
ることにより、配線溝１０１の内部に第３配線層のシン
グルダマシンＣｕ配線１０３を形成する。
【００７０】その後、さらに上層の配線を形成した後、
パッシベーション膜で半導体基板７１の全面を覆うこと
により、ＣＭＯＳデバイスが略完成する。
パッシベーション膜で半導体基板７１の全面を覆うこと
により、ＣＭＯＳデバイスが略完成する。
【００７１】なお、本実施の形態２では、本発明をデュ
アルダマシンＣｕ配線９４またはシングルダマシンＣｕ
配線１０３の形成工程に適用したが、Ｃｕ膜を主導体層
とするプラグ９８の形成工程にも適用することが可能で
あり、隣接するプラグ９８間のショートを防ぐことがで
きる。
アルダマシンＣｕ配線９４またはシングルダマシンＣｕ
配線１０３の形成工程に適用したが、Ｃｕ膜を主導体層
とするプラグ９８の形成工程にも適用することが可能で
あり、隣接するプラグ９８間のショートを防ぐことがで
きる。
【００７２】このように、本実施の形態２によれば、デ
ュアルダマシンＣｕ配線（第２配線層）９４、またはＣ
ｕ膜を主導体層とするプラグ９８に接続して形成される
シングルダマシンＣｕ配線（第３配線層）１０３の形成
工程において、Ｃｕ研磨用の砥粒フリーシリカを用いて
Ｃｕ膜を研磨した後にＣｕ研磨用の砥粒フリースラリと
バリアメタル研磨用のシリカスラリを混合したスラリを
用いた研磨を行うことによって、デュアルダマシンＣｕ
配線９４またはシングルダマシンＣｕ配線１０３の下地
に、たとえば窪みが生じていても、下地形状を反映した
Ｃｕ膜の研磨残りを除去することができる。
ュアルダマシンＣｕ配線（第２配線層）９４、またはＣ
ｕ膜を主導体層とするプラグ９８に接続して形成される
シングルダマシンＣｕ配線（第３配線層）１０３の形成
工程において、Ｃｕ研磨用の砥粒フリーシリカを用いて
Ｃｕ膜を研磨した後にＣｕ研磨用の砥粒フリースラリと
バリアメタル研磨用のシリカスラリを混合したスラリを
用いた研磨を行うことによって、デュアルダマシンＣｕ
配線９４またはシングルダマシンＣｕ配線１０３の下地
に、たとえば窪みが生じていても、下地形状を反映した
Ｃｕ膜の研磨残りを除去することができる。
【００７３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００７４】バリアメタル層は、Ｔａ膜やＴａＮ／Ｔａ
積層膜の他、窒化チタン膜またはＴｉＮ（Ｓｉ）膜など
を使用することができる。
積層膜の他、窒化チタン膜またはＴｉＮ（Ｓｉ）膜など
を使用することができる。
【００７５】たとえば、前記実施の形態では、バイポー
ラＣＭＯＳデバイスまたはＣＭＯＳデバイスの製造方法
に適用した場合について説明したが、ダマシンＣｕ配線
を有するいかなる半導体装置の製造方法にも適用可能で
ある。
ラＣＭＯＳデバイスまたはＣＭＯＳデバイスの製造方法
に適用した場合について説明したが、ダマシンＣｕ配線
を有するいかなる半導体装置の製造方法にも適用可能で
ある。
【００７６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００７７】ダマシンＣｕ配線を形成するＣＭＰ工程に
おいて、Ｃｕ研磨用の砥粒フリーシリカを用いてＣｕ膜
を研磨した後に、続いてＣｕ研磨用の砥粒フリースラリ
とバリアメタル研磨用のシリカスラリを混合したスラリ
を用いた研磨を行うことによって、Ｃｕ膜の研磨残りを
除去することができる。これにより、Ｃｕ膜の研磨残り
に起因した半導体装置の歩留まり低下を防ぐことができ
る。
おいて、Ｃｕ研磨用の砥粒フリーシリカを用いてＣｕ膜
を研磨した後に、続いてＣｕ研磨用の砥粒フリースラリ
とバリアメタル研磨用のシリカスラリを混合したスラリ
を用いた研磨を行うことによって、Ｃｕ膜の研磨残りを
除去することができる。これにより、Ｃｕ膜の研磨残り
に起因した半導体装置の歩留まり低下を防ぐことができ
る。
【図１】本発明の一実施の形態であるダマシンＣｕ配線
の形成工程で用いるＣＭＰ法を説明するための模式図で
ある。
の形成工程で用いるＣＭＰ法を説明するための模式図で
ある。
【図２】ＣＭＰ装置に備わるポリシング機構部の構成を
示す模式図である。
示す模式図である。
【図３】本発明の一実施の形態であるバイポーラＣＭＯ
Ｓデバイスの製造方法を示す半導体基板の要部断面図で
ある。
Ｓデバイスの製造方法を示す半導体基板の要部断面図で
ある。
【図４】本発明の一実施の形態であるバイポーラＣＭＯ
Ｓデバイスの製造方法を示す半導体基板の要部断面図で
ある。
Ｓデバイスの製造方法を示す半導体基板の要部断面図で
ある。
【図５】本発明の一実施の形態であるバイポーラＣＭＯ
Ｓデバイスの製造方法を示す半導体基板の要部断面図で
ある。
Ｓデバイスの製造方法を示す半導体基板の要部断面図で
ある。
【図６】本発明の一実施の形態であるバイポーラＣＭＯ
Ｓデバイスの製造方法を示す半導体基板の要部断面図で
ある。
Ｓデバイスの製造方法を示す半導体基板の要部断面図で
ある。
【図７】本発明の一実施の形態であるバイポーラＣＭＯ
Ｓデバイスの製造方法を示す半導体基板の要部断面図で
ある。
Ｓデバイスの製造方法を示す半導体基板の要部断面図で
ある。
【図８】本発明の一実施の形態であるバイポーラＣＭＯ
Ｓデバイスの製造方法を示す半導体基板の要部断面図で
ある。
Ｓデバイスの製造方法を示す半導体基板の要部断面図で
ある。
【図９】本発明の他の実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の他の実施の形態であるＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の他の実施の形態であるＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の他の実施の形態であるＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の他の実施の形態であるＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の他の実施の形態であるＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の他の実施の形態であるＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
１ ＣＭＰ装置
２ 第１の研磨定盤
３ 第２の研磨定盤
４ 第３の研磨定盤
５ カセット
６ 半導体ウエハ
７ カセット
８ 加圧ヘッド
９ 研磨パッド
１０ 供給ノズル
１１ 供給ノズル
１２ ドレッサ
２１ 半導体基板
２２ ｎ+型埋め込み層
２３ ｐ+型埋め込み層
２４ ｎ型ウェル
２５ ｐ型ウェル
２６ 素子分離用絶縁膜
２７ チャネルストッパ領域
２８ コレクタ取り出し領域
２９ しきい値電圧制御層
３０ しきい値電圧制御層
３１ ゲート絶縁膜
３２ 窒化シリコン膜
３３ａ ゲート電極
３３ｂ ゲート電極
３４ ｐ-型半導体領域
３５ ｎ-型半導体領域
３６ サイドウォールスペーサ
３７ ｐ+型半導体領域
３８ ｎ+型半導体領域
３９ ベース領域
４０ 外部ベース領域
４１ 絶縁膜
４２ 接続孔
４３ エミッタ領域
４４ エミッタ引き出し電極
４５ 第１層間絶縁膜
４６ 接続孔
４７ プラグ
４８ 配線
４９ 第２層間絶縁膜
５０ 接続孔
５１ プラグ
５２ ストッパ絶縁膜
５３ 絶縁膜
５４ 配線溝
５５ バリアメタル層
５６ Ｃｕ膜
５７ シングルダマシンＣｕ配線
５８ 第３層間絶縁膜
５９ 接続孔
６０ プラグ
６１ ストッパ絶縁膜
６２ 絶縁膜
６３ 配線溝
６４ シングルダマシンＣｕ配線
７１ 半導体基板
７２ 素子分離領域
７３ ｐ型ウェル
７４ ｎ型ウェル
７５ ゲート絶縁膜
７６ ゲート電極
７７ キャップ絶縁膜
７８ サイドウォールスペーサ
７９ ｎ型半導体領域
８０ ｐ型半導体領域
８１ 第１層間絶縁膜
８２ 接続孔
８３ プラグ
８４ ストッパ絶縁膜
８５ 絶縁膜
８６ 配線溝
８７ 配線
８８ キャップ絶縁膜
８９ 第２層間絶縁膜
９０ ストッパ絶縁膜
９１ 絶縁膜
９２ 接続孔
９３ 配線溝
９４ デュアルダマシンＣｕ配線
９５ バリアメタル層
９６ 第３層間絶縁膜
９７ 接続孔
９８ プラグ
９９ ストッパ絶縁膜
１００ 絶縁膜
１０１ 配線溝
１０２ バリアメタル層
１０３ シングルダマシンＣｕ配線
Ｑ1 ｎｐｎバイポーラトランジスタ
Ｑ2 ｐチャネルＭＩＳＦＥＴ
Ｑ3 ｎチャネルＭＩＳＦＥＴ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 藤原 剛
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
(72)発明者 小西 信博
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
Ｆターム(参考） 5F033 HH11 HH19 HH21 HH27 HH32
HH33 JJ11 JJ19 JJ21 JJ32
JJ33 KK01 KK11 KK19 KK21
KK32 KK33 MM01 MM02 NN06
NN07 PP15 PP27 PP28 QQ25
QQ48 QQ50 RR04 RR06 SS04
XX31
Claims (5)
- 【請求項１】 （ａ）半導体基板上に形成した絶縁膜に
凹パターンを形成した後、前記凹パターンの内部を含む
前記半導体基板の全面にバリアメタル層を形成し、さら
に前記凹パターンを埋め込む銅膜を形成する工程と、
（ｂ）砥粒フリースラリを用いたＣＭＰ法で前記銅膜を
研磨し、前記バリアメタル層で前記銅膜の研磨を止める
工程と、（ｃ）直前混合された砥粒フリースラリとシリ
カスラリとを用いたＣＭＰ法で前記銅膜の研磨残りを除
去する工程と、（ｄ）シリカスラリを用いたＣＭＰ法で
前記凹パターン以外の領域の前記バリアメタル層を除去
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項２】 （ａ）半導体基板上に形成した絶縁膜に
凹パターンを形成した後、前記凹パターンの内部を含む
前記半導体基板の全面にバリアメタル層を形成し、さら
に前記凹パターンを埋め込む銅膜を形成する工程と、
（ｂ）砥粒フリースラリを用いたＣＭＰ法で前記銅膜を
研磨し、前記バリアメタル層で前記銅膜の研磨を止める
工程と、（ｃ）直前混合された砥粒フリースラリとシリ
カスラリとを用いたＣＭＰ法で前記銅膜の研磨残りを除
去する工程と、（ｄ）シリカスラリを用いたＣＭＰ法で
前記凹パターン以外の領域の前記バリアメタル層を除去
する工程とを有し、前記バリアメタル層は、タンタル
膜、窒化タンタル膜とタンタル膜との積層膜、窒化チタ
ン膜またはＴｉＮ（Ｓｉ）膜であることを特徴とする半
導体装置の製造方法。 - 【請求項３】 （ａ）半導体基板上に形成した絶縁膜に
凹パターンを形成した後、前記凹パターンの内部を含む
前記半導体基板の全面にバリアメタル層を形成し、さら
に前記凹パターンを埋め込む銅膜を形成する工程と、
（ｂ）砥粒フリースラリを用いたＣＭＰ法で前記銅膜を
研磨し、前記バリアメタル層で前記銅膜の研磨を止める
工程と、（ｃ）直前混合された砥粒フリースラリとシリ
カスラリとを用いたＣＭＰ法で前記銅膜の研磨残りを除
去する工程と、（ｄ）シリカスラリを用いたＣＭＰ法で
前記凹パターン以外の領域の前記バリアメタル層を除去
する工程とを有し、前記（ｃ）工程における砥粒フリー
スラリとシリカスラリとの混同割合は、砥粒フリースラ
リ：シリカスラリ＝３〜７：７〜３程度であることを特
徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板上にタングステン膜または銅
膜を主導体層とするプラグに接続して、銅膜を主導体層
とするシングルダマシン配線を形成する半導体装置の製
造方法であって、（ａ）前記プラグの上層に絶縁膜を形
成した後、前記絶縁膜の所定の領域に配線溝を形成する
工程と、（ｂ）前記配線溝の内部を含む前記半導体基板
の全面にバリアメタル層を形成し、さらに前記配線溝を
埋め込む銅膜を形成する工程と、（ｃ）砥粒フリースラ
リを用いたＣＭＰ法で前記銅膜を研磨し、前記バリアメ
タル層で前記銅膜の研磨を止める工程と、（ｄ）直前混
合された砥粒フリースラリとシリカスラリとを用いたＣ
ＭＰ法で前記銅膜の研磨残りを除去する工程と、（ｅ）
シリカスラリを用いたＣＭＰ法で前記配線溝以外の領域
の前記バリアメタル層を除去する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上に銅膜を主導体層とするデ
ュアルダマシン配線を形成する半導体装置の製造方法で
あって、（ａ）前記半導体基板上に形成された絶縁膜の
所定の領域に接続孔および配線溝を形成する工程と、
（ｂ）前記接続孔および配線溝の内部を含む前記半導体
基板の全面にバリアメタル層を形成し、さらに前記接続
孔および配線溝を埋め込む銅膜を形成する工程と、
（ｃ）砥粒フリースラリを用いたＣＭＰ法で前記銅膜を
研磨し、前記バリアメタル層で前記銅膜の研磨を止める
工程と、（ｄ）直前混合された砥粒フリースラリとシリ
カスラリとを用いたＣＭＰ法で前記銅膜の研磨残りを除
去する工程と、（ｅ）シリカスラリを用いたＣＭＰ法で
前記接続孔および配線溝以外の領域の前記バリアメタル
層を除去する工程とを有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001307318A JP2003115488A (ja) | 2001-10-03 | 2001-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001307318A JP2003115488A (ja) | 2001-10-03 | 2001-10-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003115488A true JP2003115488A (ja) | 2003-04-18 |
| JP2003115488A5 JP2003115488A5 (ja) | 2005-06-23 |
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ID=19126796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001307318A Pending JP2003115488A (ja) | 2001-10-03 | 2001-10-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003115488A (ja) |
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-
2001
- 2001-10-03 JP JP2001307318A patent/JP2003115488A/ja active Pending
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