JP2001053272A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001053272A JP2001053272A JP11226974A JP22697499A JP2001053272A JP 2001053272 A JP2001053272 A JP 2001053272A JP 11226974 A JP11226974 A JP 11226974A JP 22697499 A JP22697499 A JP 22697499A JP 2001053272 A JP2001053272 A JP 2001053272A
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- Japan
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- oxide layer
- insulating layer
- semiconductor device
- silicon substrate
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- Thin Film Transistor (AREA)
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Abstract
(57)【要約】
【課題】実効容量の減少と、リーク電流の増大とを有効
に防止することが可能な半導体装置を提供する。 【解決手段】この半導体装置は、主表面を有するシリコ
ン基板１と、そのシリコン基板１の主表面に形成された
酸化を抑制するためのシリコン窒化層３と、そのシリコ
ン窒化層３上に形成された高誘電率を有するタンタル酸
化層４と、そのタンタル酸化層４上に形成されたゲート
電極５とを備えている。
に防止することが可能な半導体装置を提供する。 【解決手段】この半導体装置は、主表面を有するシリコ
ン基板１と、そのシリコン基板１の主表面に形成された
酸化を抑制するためのシリコン窒化層３と、そのシリコ
ン窒化層３上に形成された高誘電率を有するタンタル酸
化層４と、そのタンタル酸化層４上に形成されたゲート
電極５とを備えている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、高誘電率絶縁層を有する半導体装置に関す
る。
し、特に、高誘電率絶縁層を有する半導体装置に関す
る。
【０００２】
【従来の技術】近年、半導体装置の高集積化に伴って、
素子の微細化が要求されている。そのため、たとえば、
ＭＯＳトランジスタのゲート電極の面積も小さくなって
きている。ＭＯＳトランジスタのゲート電極の面積が小
さくなると、ゲート電極とシリコン基板との間の容量が
減少し、その結果、ＭＯＳトランジスタのしきい値電圧
が高くなるという不都合が生じる。このため、ＭＯＳト
ランジスタでは、素子が微細化された場合も、一定の容
量を確保する必要がある。そこで、従来では、ＭＯＳト
ランジスタのゲート絶縁層を薄膜化することにより、ゲ
ート電極とシリコン基板との間の容量を増加し、素子が
微細化された場合も、一定の容量を確保していた。ま
た、従来のＭＯＳトランジスタのゲート絶縁層としては
シリコン酸化層が一般的に使用されていた。
素子の微細化が要求されている。そのため、たとえば、
ＭＯＳトランジスタのゲート電極の面積も小さくなって
きている。ＭＯＳトランジスタのゲート電極の面積が小
さくなると、ゲート電極とシリコン基板との間の容量が
減少し、その結果、ＭＯＳトランジスタのしきい値電圧
が高くなるという不都合が生じる。このため、ＭＯＳト
ランジスタでは、素子が微細化された場合も、一定の容
量を確保する必要がある。そこで、従来では、ＭＯＳト
ランジスタのゲート絶縁層を薄膜化することにより、ゲ
ート電極とシリコン基板との間の容量を増加し、素子が
微細化された場合も、一定の容量を確保していた。ま
た、従来のＭＯＳトランジスタのゲート絶縁層としては
シリコン酸化層が一般的に使用されていた。
【０００３】しかし、ゲート電極とシリコン基板との間
の容量を増加するために、ゲート絶縁層として使用され
るシリコン酸化層を極端に薄膜化すると、シリコン酸化
層にかかる電界強度が大きくなる。そのため、直接トン
ネル現象に起因するゲートリーク電流が増加し、その結
果、ＭＯＳトランジスタの電気的特性が劣化するという
不都合が生じる。このため、従来では、ゲート絶縁層を
薄膜化するには限界があった。
の容量を増加するために、ゲート絶縁層として使用され
るシリコン酸化層を極端に薄膜化すると、シリコン酸化
層にかかる電界強度が大きくなる。そのため、直接トン
ネル現象に起因するゲートリーク電流が増加し、その結
果、ＭＯＳトランジスタの電気的特性が劣化するという
不都合が生じる。このため、従来では、ゲート絶縁層を
薄膜化するには限界があった。
【０００４】そこで、従来、このような不都合を解消す
るために、ゲート絶縁層として、シリコン酸化層に比べ
て高い誘電率を有する高誘電率絶縁層を使用することが
提案されている。このように、高誘電率絶縁層をゲート
絶縁層として用いれば、ゲート絶縁層を薄膜化すること
なく、ＭＯＳトランジスタの容量を増大することができ
る。それにより、素子が微細化されてゲート電極の表面
積が減少した場合にも、一定の容量を確保することがで
きる。なお、高誘電率絶縁層のうち、特に、タンタル酸
化層（Ｔａ２Ｏ５）などの金属酸化層は、比誘電率が高
く（タンタル酸化層では２５）、シリコン酸化層に代わ
るゲート絶縁層として検討されている。
るために、ゲート絶縁層として、シリコン酸化層に比べ
て高い誘電率を有する高誘電率絶縁層を使用することが
提案されている。このように、高誘電率絶縁層をゲート
絶縁層として用いれば、ゲート絶縁層を薄膜化すること
なく、ＭＯＳトランジスタの容量を増大することができ
る。それにより、素子が微細化されてゲート電極の表面
積が減少した場合にも、一定の容量を確保することがで
きる。なお、高誘電率絶縁層のうち、特に、タンタル酸
化層（Ｔａ２Ｏ５）などの金属酸化層は、比誘電率が高
く（タンタル酸化層では２５）、シリコン酸化層に代わ
るゲート絶縁層として検討されている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
タンタル酸化層（高誘電率を有する金属酸化層）をゲー
ト絶縁層として用いる方法では、以下のような問題点が
ある。すなわち、タンタル酸化層（高誘電率を有する金
属酸化層）をシリコン基板上に堆積すると、タンタル酸
化層とシリコン基板との界面での酸化還元反応によっ
て、タンタル酸化層とシリコン基板との界面にシリコン
酸化層が形成される。このシリコン酸化層のために、ゲ
ート電極とシリコン基板との間の実効容量が減少し、そ
の結果、十分な容量を確保するのが困難であった。ま
た、このシリコン酸化層のために、リーク電流が増大す
るという問題点もあった。
タンタル酸化層（高誘電率を有する金属酸化層）をゲー
ト絶縁層として用いる方法では、以下のような問題点が
ある。すなわち、タンタル酸化層（高誘電率を有する金
属酸化層）をシリコン基板上に堆積すると、タンタル酸
化層とシリコン基板との界面での酸化還元反応によっ
て、タンタル酸化層とシリコン基板との界面にシリコン
酸化層が形成される。このシリコン酸化層のために、ゲ
ート電極とシリコン基板との間の実効容量が減少し、そ
の結果、十分な容量を確保するのが困難であった。ま
た、このシリコン酸化層のために、リーク電流が増大す
るという問題点もあった。
【０００６】この発明は上記のような課題を解決するた
めになされたものであり、実効容量の減少と、リーク電
流の増大とを有効に防止することが可能な高誘電率絶縁
層を有する半導体装置を提供することを目的とする。
めになされたものであり、実効容量の減少と、リーク電
流の増大とを有効に防止することが可能な高誘電率絶縁
層を有する半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１における半導体
装置は、主表面を有する半導体層と、第１の絶縁層と、
第２の絶縁層と、電極層とを備えている。第１の絶縁層
は、半導体層の主表面に形成されており、酸化を抑制す
る機能を有する。第２の絶縁層は、第１の絶縁層上に形
成されており、高誘電率を有する金属酸化層からなる。
電極層は、第２の絶縁層上に形成されている。なお、本
発明の半導体層は、半導体基板のみならず、ウェル領域
や絶縁基板上に形成される半導体薄膜などを含む概念で
ある。また、本発明の半導体装置は、通常の半導体基板
上に形成される半導体素子のみならず、絶縁基板上に形
成される薄膜トランジスタ（ＴＦＴ）なども含む概念で
ある。
装置は、主表面を有する半導体層と、第１の絶縁層と、
第２の絶縁層と、電極層とを備えている。第１の絶縁層
は、半導体層の主表面に形成されており、酸化を抑制す
る機能を有する。第２の絶縁層は、第１の絶縁層上に形
成されており、高誘電率を有する金属酸化層からなる。
電極層は、第２の絶縁層上に形成されている。なお、本
発明の半導体層は、半導体基板のみならず、ウェル領域
や絶縁基板上に形成される半導体薄膜などを含む概念で
ある。また、本発明の半導体装置は、通常の半導体基板
上に形成される半導体素子のみならず、絶縁基板上に形
成される薄膜トランジスタ（ＴＦＴ）なども含む概念で
ある。
【０００８】請求項１では、上記のように、高誘電率を
有する金属酸化層からなる第２の絶縁層を、酸化を抑制
するための第１の絶縁層上に形成することにより、半導
体層の主表面上に第２の絶縁層を形成する際に、第２の
絶縁層と半導体層との界面での酸化還元反応が上記第１
の絶縁層によって抑制される。それにより、半導体層と
電極層との間の実効容量が減少するのを防止することが
でき、その結果、素子が微細化された場合にも十分な容
量を確保することができる。また、第２の絶縁層と半導
体層との界面に酸化層が形成されるのが防止されるの
で、リーク電流が増大するのを有効に防止することがで
きる。
有する金属酸化層からなる第２の絶縁層を、酸化を抑制
するための第１の絶縁層上に形成することにより、半導
体層の主表面上に第２の絶縁層を形成する際に、第２の
絶縁層と半導体層との界面での酸化還元反応が上記第１
の絶縁層によって抑制される。それにより、半導体層と
電極層との間の実効容量が減少するのを防止することが
でき、その結果、素子が微細化された場合にも十分な容
量を確保することができる。また、第２の絶縁層と半導
体層との界面に酸化層が形成されるのが防止されるの
で、リーク電流が増大するのを有効に防止することがで
きる。
【０００９】請求項２は、上記請求項１の構成におい
て、第１の絶縁層が、窒化層、ＳｉＯＮ層およびＳｉＣ
層からなるグループより選択される少なくとも１つを含
む。
て、第１の絶縁層が、窒化層、ＳｉＯＮ層およびＳｉＣ
層からなるグループより選択される少なくとも１つを含
む。
【００１０】請求項３は、上記請求項２の構成におい
て、窒化層が、半導体層に窒素をイオン注入することに
より形成される。このように、窒化層をイオン注入によ
って形成すれば、注入条件などを調節することにより、
容易に厚みの薄い窒化層を形成することができる。
て、窒化層が、半導体層に窒素をイオン注入することに
より形成される。このように、窒化層をイオン注入によ
って形成すれば、注入条件などを調節することにより、
容易に厚みの薄い窒化層を形成することができる。
【００１１】請求項４は、請求項１〜３のいずれかの構
成において、高誘電率を有する金属酸化層は、Ｔａ２Ｏ
５，Ａｌ２Ｏ３，ＴｉＯ２，ＢａＴｉＯ３，ＰｂＴｉＯ
３，ＳｒＴｉＯ３，ＢａＳｒＴｉＯ３およびＰＺＴ（Ｐ
ｂＺｒＯ３−ＰｂＴｉＯ３）からなるグループより選択
される少なくとも１つを含む。
成において、高誘電率を有する金属酸化層は、Ｔａ２Ｏ
５，Ａｌ２Ｏ３，ＴｉＯ２，ＢａＴｉＯ３，ＰｂＴｉＯ
３，ＳｒＴｉＯ３，ＢａＳｒＴｉＯ３およびＰＺＴ（Ｐ
ｂＺｒＯ３−ＰｂＴｉＯ３）からなるグループより選択
される少なくとも１つを含む。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００１３】図１は本発明の一実施の形態による半導体
装置（ＭＯＳトランジスタ）を示した断面図である。
装置（ＭＯＳトランジスタ）を示した断面図である。
【００１４】まず、図１を参照して、本実施の形態によ
るＭＯＳトランジスタでは、ｐ型単結晶シリコン基板１
（以下、シリコン基板１という）の主表面上に、所定の
間隔を隔てて、素子分離膜２が形成されている。素子分
離膜２によって囲まれたシリコン基板１の主表面には、
シリコン窒化層３が１ｎｍ〜１０ｎｍ程度の厚みで形成
されている。このシリコン窒化層３は、酸化を抑制する
機能を有し、本発明の「酸化を抑制するための第１の絶
縁層」を構成する。そのシリコン窒化層３上に直接接触
するように、高誘電率を有するタンタル酸化層（Ｔａ２
Ｏ５）４が５ｎｍ〜５０ｎｍ程度の厚みで形成されてい
る。このタンタル酸化層４は、本発明の「高誘電率を有
する金属酸化層からなる第２の絶縁層」を構成する。こ
のシリコン窒化層３およびタンタル酸化層４によって、
ゲート絶縁層が構成される。
るＭＯＳトランジスタでは、ｐ型単結晶シリコン基板１
（以下、シリコン基板１という）の主表面上に、所定の
間隔を隔てて、素子分離膜２が形成されている。素子分
離膜２によって囲まれたシリコン基板１の主表面には、
シリコン窒化層３が１ｎｍ〜１０ｎｍ程度の厚みで形成
されている。このシリコン窒化層３は、酸化を抑制する
機能を有し、本発明の「酸化を抑制するための第１の絶
縁層」を構成する。そのシリコン窒化層３上に直接接触
するように、高誘電率を有するタンタル酸化層（Ｔａ２
Ｏ５）４が５ｎｍ〜５０ｎｍ程度の厚みで形成されてい
る。このタンタル酸化層４は、本発明の「高誘電率を有
する金属酸化層からなる第２の絶縁層」を構成する。こ
のシリコン窒化層３およびタンタル酸化層４によって、
ゲート絶縁層が構成される。
【００１５】また、タンタル酸化層４上および素子分離
膜２上には、窒化チタン（ＴｉＮ）からなるゲート電極
５が５０ｎｍ〜３００ｎｍ程度の厚みで形成されてい
る。このゲート電極５が、本発明の「電極層」を構成す
る。また、デバイスの全面を覆うように、ＳｉＯ２また
はＳｉＮからなる層間絶縁層６が５００ｎｍ〜１５００
ｎｍ程度の厚みで形成されている。層間絶縁層６のコン
タクトホール６ａを介してゲート電極５に電気的に接触
するようにアルミ合金電極７が形成されている。また、
シリコン基板１の裏面には、ＡｕＣｒからなる裏面電極
８が２００ｎｍ〜１５００ｎｍ程度の厚みで形成されて
いる。
膜２上には、窒化チタン（ＴｉＮ）からなるゲート電極
５が５０ｎｍ〜３００ｎｍ程度の厚みで形成されてい
る。このゲート電極５が、本発明の「電極層」を構成す
る。また、デバイスの全面を覆うように、ＳｉＯ２また
はＳｉＮからなる層間絶縁層６が５００ｎｍ〜１５００
ｎｍ程度の厚みで形成されている。層間絶縁層６のコン
タクトホール６ａを介してゲート電極５に電気的に接触
するようにアルミ合金電極７が形成されている。また、
シリコン基板１の裏面には、ＡｕＣｒからなる裏面電極
８が２００ｎｍ〜１５００ｎｍ程度の厚みで形成されて
いる。
【００１６】ここで、本実施の形態によるＭＯＳトラン
ジスタでは、上記のように、酸化を抑制する機能を有す
るシリコン窒化層３上に直接接触するように高誘電率を
有するタンタル酸化層（Ｔａ２Ｏ５）４を形成すること
により、シリコン基板１の主表面上にタンタル酸化層４
を形成する際に、タンタル酸化層４とシリコン基板１と
の界面での酸化還元反応が上記シリコン窒化層３によっ
て抑制される。これにより、タンタル酸化層４とシリコ
ン基板１との界面にシリコン酸化層が形成されるのを有
効に防止することができる。それにより、シリコン基板
１とゲート電極５との間の実効容量の減少を防止するこ
とができ、その結果、素子が微細化された場合にも十分
な容量を確保することができる。また、タンタル酸化層
４とシリコン基板１との界面にシリコン酸化層が形成さ
れるのを有効に防止することができるので、リーク電流
が増大するのも有効に防止することができる。
ジスタでは、上記のように、酸化を抑制する機能を有す
るシリコン窒化層３上に直接接触するように高誘電率を
有するタンタル酸化層（Ｔａ２Ｏ５）４を形成すること
により、シリコン基板１の主表面上にタンタル酸化層４
を形成する際に、タンタル酸化層４とシリコン基板１と
の界面での酸化還元反応が上記シリコン窒化層３によっ
て抑制される。これにより、タンタル酸化層４とシリコ
ン基板１との界面にシリコン酸化層が形成されるのを有
効に防止することができる。それにより、シリコン基板
１とゲート電極５との間の実効容量の減少を防止するこ
とができ、その結果、素子が微細化された場合にも十分
な容量を確保することができる。また、タンタル酸化層
４とシリコン基板１との界面にシリコン酸化層が形成さ
れるのを有効に防止することができるので、リーク電流
が増大するのも有効に防止することができる。
【００１７】図２〜図６は、本実施の形態による半導体
装置（ＭＯＳトランジスタ）の製造方法を説明するため
の断面図である。図２〜図６を参照して、以下に、本実
施の形態によるＭＯＳトランジスタの製造プロセスにつ
いて説明する。
装置（ＭＯＳトランジスタ）の製造方法を説明するため
の断面図である。図２〜図６を参照して、以下に、本実
施の形態によるＭＯＳトランジスタの製造プロセスにつ
いて説明する。
【００１８】まず、第１工程では、図２に示すように、
シリコン基板１の主表面上に、ＬＯＣＯＳ(Local Oxida
tion of Silicon）法を用いて、素子分離膜２を形成す
る。なお、ＬＯＣＯＳ法による素子分離膜２に代えて、
ＳＴＩ(Shallow Trench Isolation)による素子分離を用
いてもよい。この後、ウエット雰囲気中での熱酸化法ま
たはドライ酸化によって、素子形成領域上に、ＳｉＯ２
からなる犠牲酸化層１０を１０ｎｍ〜５０ｎｍ程度の厚
みで形成する。この犠牲酸化層１０は、素子形成領域に
おけるシリコン基板１の表面の欠陥を除去して良好なゲ
ート絶縁層を形成するために形成する。また、この犠牲
酸化層１０は、後述する窒素イオンの注入時に注入ピー
クが基板表面にくるようにする機能も有する。
シリコン基板１の主表面上に、ＬＯＣＯＳ(Local Oxida
tion of Silicon）法を用いて、素子分離膜２を形成す
る。なお、ＬＯＣＯＳ法による素子分離膜２に代えて、
ＳＴＩ(Shallow Trench Isolation)による素子分離を用
いてもよい。この後、ウエット雰囲気中での熱酸化法ま
たはドライ酸化によって、素子形成領域上に、ＳｉＯ２
からなる犠牲酸化層１０を１０ｎｍ〜５０ｎｍ程度の厚
みで形成する。この犠牲酸化層１０は、素子形成領域に
おけるシリコン基板１の表面の欠陥を除去して良好なゲ
ート絶縁層を形成するために形成する。また、この犠牲
酸化層１０は、後述する窒素イオンの注入時に注入ピー
クが基板表面にくるようにする機能も有する。
【００１９】次に、第２工程では、図３に示すように、
犠牲酸化層１０を介してシリコン基板１に窒素を低エネ
ルギーでイオン注入する。この窒素のイオン注入は、注
入エネルギーが１０ＫｅＶ〜２０ＫｅＶ程度、ドーズ量
が５×１０１４ｃｍ−２〜５×１０１５ｃｍ−２程度の
条件下で行う。このイオン注入によって、シリコン基板
１の極表面に１ｎｍ〜１０ｎｍ程度の薄い厚みを有する
シリコン窒化層３が形成される。このようにイオン注入
法を用いてシリコン窒化層３を形成すれば、注入条件な
どを調節することにより、容易に厚みの薄いシリコン窒
化層３を形成することができる。
犠牲酸化層１０を介してシリコン基板１に窒素を低エネ
ルギーでイオン注入する。この窒素のイオン注入は、注
入エネルギーが１０ＫｅＶ〜２０ＫｅＶ程度、ドーズ量
が５×１０１４ｃｍ−２〜５×１０１５ｃｍ−２程度の
条件下で行う。このイオン注入によって、シリコン基板
１の極表面に１ｎｍ〜１０ｎｍ程度の薄い厚みを有する
シリコン窒化層３が形成される。このようにイオン注入
法を用いてシリコン窒化層３を形成すれば、注入条件な
どを調節することにより、容易に厚みの薄いシリコン窒
化層３を形成することができる。
【００２０】次に、第３工程では、図３に示した犠牲酸
化層１０を希フッ酸を用いて剥離する。これにより、図
４に示すように、素子形成領域の極表面に形成されたシ
リコン窒化層３が露出される。
化層１０を希フッ酸を用いて剥離する。これにより、図
４に示すように、素子形成領域の極表面に形成されたシ
リコン窒化層３が露出される。
【００２１】次に、第４工程では、図５に示すように、
減圧ＣＶＤ（Low Pressure Chemical Vapor Depositio
n）法を用いて、素子形成領域のシリコン窒化層３上に
直接接触するように、タンタル酸化層（Ｔａ２Ｏ５）４
を５ｎｍ〜５０ｎｍ程度の厚みで形成する。この減圧Ｃ
ＶＤ法によるタンタル酸化層４の形成は、使用ガスがＴ
ａ（ＯＣ２Ｈ５）２＋Ｏ２、圧力が約０．２５Ｔｏｒ
ｒ、温度が約４１０℃の条件下で行う。さらに、堆積し
たタンタル酸化層４を結晶化させるとともにリーク電流
を低減するために、酸素雰囲気中で約８００℃、６０秒
程度のランプアニールと、約３００℃、３０分程度のＵ
Ｖオゾンアニールとを行う。
減圧ＣＶＤ（Low Pressure Chemical Vapor Depositio
n）法を用いて、素子形成領域のシリコン窒化層３上に
直接接触するように、タンタル酸化層（Ｔａ２Ｏ５）４
を５ｎｍ〜５０ｎｍ程度の厚みで形成する。この減圧Ｃ
ＶＤ法によるタンタル酸化層４の形成は、使用ガスがＴ
ａ（ＯＣ２Ｈ５）２＋Ｏ２、圧力が約０．２５Ｔｏｒ
ｒ、温度が約４１０℃の条件下で行う。さらに、堆積し
たタンタル酸化層４を結晶化させるとともにリーク電流
を低減するために、酸素雰囲気中で約８００℃、６０秒
程度のランプアニールと、約３００℃、３０分程度のＵ
Ｖオゾンアニールとを行う。
【００２２】このように、本実施の形態によるＭＯＳト
ランジスタの製造プロセスでは、高誘電率を有するタン
タル酸化層４を、イオン注入により形成したシリコン窒
化層３上に直接接触するように形成することにより、シ
リコン基板１の主表面上にタンタル酸化層４を形成する
際に、タンタル酸化層４とシリコン基板１との界面での
酸化還元反応が上記シリコン窒化層３により抑制され
る。これにより、タンタル酸化層４とシリコン基板１と
の界面にシリコン酸化層が形成されるのを有効に防止す
ることができる。この結果、シリコン基板１とゲート電
極５との間の実効容量の減少と、リーク電流の増加とを
有効に防止することが可能な高誘電率絶縁層を用いたＭ
ＯＳトランジスタを容易に製造することができる。
ランジスタの製造プロセスでは、高誘電率を有するタン
タル酸化層４を、イオン注入により形成したシリコン窒
化層３上に直接接触するように形成することにより、シ
リコン基板１の主表面上にタンタル酸化層４を形成する
際に、タンタル酸化層４とシリコン基板１との界面での
酸化還元反応が上記シリコン窒化層３により抑制され
る。これにより、タンタル酸化層４とシリコン基板１と
の界面にシリコン酸化層が形成されるのを有効に防止す
ることができる。この結果、シリコン基板１とゲート電
極５との間の実効容量の減少と、リーク電流の増加とを
有効に防止することが可能な高誘電率絶縁層を用いたＭ
ＯＳトランジスタを容易に製造することができる。
【００２３】次に、第５工程では、図６に示すように、
タンタル酸化層４上に、スパッタ法またはＣＶＤ法を用
いて窒化チタン（ＴｉＮ）層を５０ｎｍ〜３００ｎｍ程
度の厚みで形成する。そして、このＴｉＮ層を、リソグ
ラフィー技術を用いてＨＢｒガスとＢＣｌ３ガスにより
パターニングすることによって、ゲート電極５を形成す
る。そして、ゲート電極５をマスクとしてイオン注入す
ることによって、一対のソース・ドレイン領域（図示せ
ず）を形成する。
タンタル酸化層４上に、スパッタ法またはＣＶＤ法を用
いて窒化チタン（ＴｉＮ）層を５０ｎｍ〜３００ｎｍ程
度の厚みで形成する。そして、このＴｉＮ層を、リソグ
ラフィー技術を用いてＨＢｒガスとＢＣｌ３ガスにより
パターニングすることによって、ゲート電極５を形成す
る。そして、ゲート電極５をマスクとしてイオン注入す
ることによって、一対のソース・ドレイン領域（図示せ
ず）を形成する。
【００２４】最後に、図１に示したように、デバイスの
全面を覆うようにＳｉＯ２またはＳｉＮからなる層間絶
縁層６を５００ｎｍ〜１５００ｎｍ程度の厚みで形成す
る。層間絶縁層６にコンタクトホール６ａを形成した
後、そのコンタクトホール６ａを介してゲート電極５に
電気的に接触するようにアルミ合金電極７を形成する。
そして、シリコン基板１の裏面にＡｕＣｒからなる裏面
電極８を２００ｎｍ〜１５００ｎｍ程度の厚みで形成す
る。このようにして、実施の形態１による半導体装置
（ＭＯＳトランジスタ）が完成される。
全面を覆うようにＳｉＯ２またはＳｉＮからなる層間絶
縁層６を５００ｎｍ〜１５００ｎｍ程度の厚みで形成す
る。層間絶縁層６にコンタクトホール６ａを形成した
後、そのコンタクトホール６ａを介してゲート電極５に
電気的に接触するようにアルミ合金電極７を形成する。
そして、シリコン基板１の裏面にＡｕＣｒからなる裏面
電極８を２００ｎｍ〜１５００ｎｍ程度の厚みで形成す
る。このようにして、実施の形態１による半導体装置
（ＭＯＳトランジスタ）が完成される。
【００２５】なお、今回開示された実施の形態は、すべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は、上記した実施の形態の
説明ではなく特許請求の範囲によって示され、さらに特
許請求の範囲と均等の意味および範囲内でのすべての変
更が含まれる。
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は、上記した実施の形態の
説明ではなく特許請求の範囲によって示され、さらに特
許請求の範囲と均等の意味および範囲内でのすべての変
更が含まれる。
【００２６】たとえば、上記した実施の形態では、シリ
コン基板１に窒素をイオン注入することによって、シリ
コン基板１の極表面にシリコン窒化層３を形成したが、
本発明はこれに限らず、シリコン基板１を熱窒化法によ
り窒化することによりシリコン窒化層を形成してもよい
し、ＣＶＤ法によりシリコン窒化層を形成するようにし
ても同様の効果を得ることができる。
コン基板１に窒素をイオン注入することによって、シリ
コン基板１の極表面にシリコン窒化層３を形成したが、
本発明はこれに限らず、シリコン基板１を熱窒化法によ
り窒化することによりシリコン窒化層を形成してもよい
し、ＣＶＤ法によりシリコン窒化層を形成するようにし
ても同様の効果を得ることができる。
【００２７】また、上記実施の形態では、酸化を抑制す
るための絶縁層としてシリコン窒化層３を採用したが、
本発明はこれに限らず、酸化を抑制する機能を有する絶
縁層であればシリコン窒化層以外の絶縁層でもよい。た
とえば、ＳｉＯＮ層やＳｉＣ層が考えられる。また、酸
化を抑制するための絶縁層は、酸化を抑制する機能を有
する複数の絶縁層からなる積層膜であってもよく、たと
えば、シリコン窒化層、ＳｉＯＮ層およびＳｉＣ層のう
ちの複数の層を含む積層膜が考えられる。
るための絶縁層としてシリコン窒化層３を採用したが、
本発明はこれに限らず、酸化を抑制する機能を有する絶
縁層であればシリコン窒化層以外の絶縁層でもよい。た
とえば、ＳｉＯＮ層やＳｉＣ層が考えられる。また、酸
化を抑制するための絶縁層は、酸化を抑制する機能を有
する複数の絶縁層からなる積層膜であってもよく、たと
えば、シリコン窒化層、ＳｉＯＮ層およびＳｉＣ層のう
ちの複数の層を含む積層膜が考えられる。
【００２８】また、上記実施の形態では、高誘電率を有
する金属酸化層の一例としてのタンタル酸化層４につい
ての適用例を示したが、本発明はこれに限らず、タンタ
ル酸化層（Ｔａ２Ｏ５）４以外の高誘電率を有する金属
酸化層に適用しても同様の効果を得ることができる。た
とえば、Ａｌ２Ｏ３，ＴｉＯ２，ＢａＴｉＯ３，ＰｂＴ
ｉＯ３，ＳｒＴｉＯ３，ＢａＳｒＴｉＯ３またはＰＺＴ
（ＰｂＺｒＯ３−ＰｂＴｉＯ３）からなる金属酸化層に
ついても同様の効果を得ることができる。また、これら
の高誘電率を有する金属酸化層のうちの複数層からなる
積層膜に適用しても同様の効果を得ることができる。
する金属酸化層の一例としてのタンタル酸化層４につい
ての適用例を示したが、本発明はこれに限らず、タンタ
ル酸化層（Ｔａ２Ｏ５）４以外の高誘電率を有する金属
酸化層に適用しても同様の効果を得ることができる。た
とえば、Ａｌ２Ｏ３，ＴｉＯ２，ＢａＴｉＯ３，ＰｂＴ
ｉＯ３，ＳｒＴｉＯ３，ＢａＳｒＴｉＯ３またはＰＺＴ
（ＰｂＺｒＯ３−ＰｂＴｉＯ３）からなる金属酸化層に
ついても同様の効果を得ることができる。また、これら
の高誘電率を有する金属酸化層のうちの複数層からなる
積層膜に適用しても同様の効果を得ることができる。
【００２９】また、上記実施の形態では、シリコン基板
１上に形成したＭＯＳトランジスタについての適用例を
示したが、本発明はこれに限らず、絶縁基板上に形成さ
れた薄膜トランジスタ（ＴＦＴ）などに適用しても同様
の効果を得ることができる。
１上に形成したＭＯＳトランジスタについての適用例を
示したが、本発明はこれに限らず、絶縁基板上に形成さ
れた薄膜トランジスタ（ＴＦＴ）などに適用しても同様
の効果を得ることができる。
【００３０】さらに、上記実施の形態では、半導体基板
としてシリコン基板１を用いた例を示したが、本発明は
これに限らず、たとえば、Ｇｅ，ＧａＡｓ，ＡｌＡｓ，
ＧａＮ，ＡｌＮ，ＺｎＳｅ，ＺｎＳ，ＣｄＴｅ，ＺｎＴ
ｅまたはＣｄＳ基板を用いても同様の効果を得ることが
できる。
としてシリコン基板１を用いた例を示したが、本発明は
これに限らず、たとえば、Ｇｅ，ＧａＡｓ，ＡｌＡｓ，
ＧａＮ，ＡｌＮ，ＺｎＳｅ，ＺｎＳ，ＣｄＴｅ，ＺｎＴ
ｅまたはＣｄＳ基板を用いても同様の効果を得ることが
できる。
【００３１】また、上記実施の形態では、酸化を抑制す
る機能を有するシリコン窒化層３上に直接接触するよう
に高誘電率を有するタンタル酸化層（Ｔａ２Ｏ５）４を
形成したが、本発明はこれに限らず、シリコン窒化層３
とタンタル酸化層（Ｔａ２Ｏ ５）４との間に酸化を抑制
しない層が介在するようにしてもよい。このように構成
した場合にも、シリコン基板１の主表面上にタンタル酸
化層４を形成する際に、タンタル酸化層４とシリコン基
板１との界面での酸化還元反応が上記シリコン窒化層３
によって抑制される。つまり、シリコン窒化層３とタン
タル酸化層４との間に酸化を抑制しない層が介在したと
しても、シリコン窒化層３によりシリコン基板１の表面
の酸化を抑制することができる。これにより、タンタル
酸化層４とシリコン基板１との界面にシリコン酸化層が
形成されるのを有効に防止することができる。
る機能を有するシリコン窒化層３上に直接接触するよう
に高誘電率を有するタンタル酸化層（Ｔａ２Ｏ５）４を
形成したが、本発明はこれに限らず、シリコン窒化層３
とタンタル酸化層（Ｔａ２Ｏ ５）４との間に酸化を抑制
しない層が介在するようにしてもよい。このように構成
した場合にも、シリコン基板１の主表面上にタンタル酸
化層４を形成する際に、タンタル酸化層４とシリコン基
板１との界面での酸化還元反応が上記シリコン窒化層３
によって抑制される。つまり、シリコン窒化層３とタン
タル酸化層４との間に酸化を抑制しない層が介在したと
しても、シリコン窒化層３によりシリコン基板１の表面
の酸化を抑制することができる。これにより、タンタル
酸化層４とシリコン基板１との界面にシリコン酸化層が
形成されるのを有効に防止することができる。
【００３２】
【発明の効果】以上のように、本発明によれば、実効容
量の減少と、リーク電流の増加とを有効に防止すること
が可能な半導体装置を提供することができる。
量の減少と、リーク電流の増加とを有効に防止すること
が可能な半導体装置を提供することができる。
【図１】本発明の一実施の形態による半導体装置を示し
た断面図である。
た断面図である。
【図２】図１に示した本発明の一実施の形態による半導
体装置の製造プロセスの第１工程を説明するための断面
図である。
体装置の製造プロセスの第１工程を説明するための断面
図である。
【図３】図１に示した本発明の一実施の形態による半導
体装置の製造プロセスの第２工程を説明するための断面
図である。
体装置の製造プロセスの第２工程を説明するための断面
図である。
【図４】図１に示した本発明の一実施の形態による半導
体装置の製造プロセスの第３工程を説明するための断面
図である。
体装置の製造プロセスの第３工程を説明するための断面
図である。
【図５】図１に示した本発明の一実施の形態による半導
体装置の製造プロセスの第４工程を説明するための断面
図である。
体装置の製造プロセスの第４工程を説明するための断面
図である。
【図６】図１に示した本発明の一実施の形態による半導
体装置の製造プロセスの第５工程を説明するための断面
図である。
体装置の製造プロセスの第５工程を説明するための断面
図である。
１ ｐ型単結晶シリコン基板 ２ 素子分離膜 ４ タンタル酸化層（Ｔａ２Ｏ５） ５ ゲート電極 ６ 層間絶縁層 ７ アルミ合金電極
フロントページの続き Ｆターム(参考） 4M104 AA01 AA02 AA04 AA05 AA06 BB30 CC05 DD37 DD43 EE03 EE12 EE14 EE16 EE17 GG09 HH20 5F040 DA00 DC01 DC03 DC05 EC04 ED01 ED03 EJ03 EK01 FC15 5F110 AA06 AA30 CC02 EE01 EE44 EE45 FF01 FF03 FF04 FF09 FF21 FF26 FF29 FF32 FF36 GG02 GG03 GG04 HL03 NN02 NN23 NN24
Claims (4)
- 【請求項１】 主表面を有する半導体層と、 前記半導体層の主表面に形成された酸化を抑制するため
の第１の絶縁層と、 前記第１の絶縁層上に形成された高誘電率を有する金属
酸化層からなる第２の絶縁層と、 前記第２の絶縁層上に形成された電極層とを備えた、半
導体装置。 - 【請求項２】 前記第１の絶縁層は、窒化層、ＳｉＯＮ
層およびＳｉＣ層からなるグループより選択される少な
くとも１つを含む、請求項１に記載の半導体装置。 - 【請求項３】 前記窒化層は、前記半導体層に窒素をイ
オン注入することにより形成される、請求項２に記載の
半導体装置。 - 【請求項４】 前記高誘電率を有する金属酸化層は、Ｔ
ａ２Ｏ５，Ａｌ２Ｏ ３，ＴｉＯ２，ＢａＴｉＯ３，Ｐｂ
ＴｉＯ３，ＳｒＴｉＯ３，ＢａＳｒＴｉＯ３およびＰＺ
Ｔ（ＰｂＺｒＯ３−ＰｂＴｉＯ３）からなるグループよ
り選択される少なくとも１つを含む、請求項１〜３のい
ずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11226974A JP2001053272A (ja) | 1999-08-10 | 1999-08-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11226974A JP2001053272A (ja) | 1999-08-10 | 1999-08-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001053272A true JP2001053272A (ja) | 2001-02-23 |
Family
ID=16853542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11226974A Pending JP2001053272A (ja) | 1999-08-10 | 1999-08-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001053272A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173294A (ja) * | 2004-12-15 | 2006-06-29 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JP2018190876A (ja) * | 2017-05-10 | 2018-11-29 | 国立研究開発法人物質・材料研究機構 | Ｍｉｓ型半導体装置およびその製造方法 |
| JP2020009884A (ja) * | 2018-07-06 | 2020-01-16 | 国立研究開発法人物質・材料研究機構 | 半導体装置、半導体装置の使用方法およびその半導体装置の製造方法 |
-
1999
- 1999-08-10 JP JP11226974A patent/JP2001053272A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173294A (ja) * | 2004-12-15 | 2006-06-29 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JP2018190876A (ja) * | 2017-05-10 | 2018-11-29 | 国立研究開発法人物質・材料研究機構 | Ｍｉｓ型半導体装置およびその製造方法 |
| JP2020009884A (ja) * | 2018-07-06 | 2020-01-16 | 国立研究開発法人物質・材料研究機構 | 半導体装置、半導体装置の使用方法およびその半導体装置の製造方法 |
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