JPWO2014030389A1 - ゲルマニウム層上に酸化ゲルマニウムを含む膜を備える半導体構造およびその製造方法 - Google Patents

ゲルマニウム層上に酸化ゲルマニウムを含む膜を備える半導体構造およびその製造方法 Download PDF

Info

Publication number
JPWO2014030389A1
JPWO2014030389A1 JP2014501328A JP2014501328A JPWO2014030389A1 JP WO2014030389 A1 JPWO2014030389 A1 JP WO2014030389A1 JP 2014501328 A JP2014501328 A JP 2014501328A JP 2014501328 A JP2014501328 A JP 2014501328A JP WO2014030389 A1 JPWO2014030389 A1 JP WO2014030389A1
Authority
JP
Japan
Prior art keywords
oxide film
germanium
germanium layer
film
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014501328A
Other languages
English (en)
Other versions
JP5581464B2 (ja
Inventor
鳥海　明
明 鳥海
忠賢 李
忠賢 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Science and Technology Agency
Original Assignee
Japan Science and Technology Agency
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Science and Technology Agency filed Critical Japan Science and Technology Agency
Priority to JP2014501328A priority Critical patent/JP5581464B2/ja
Application granted granted Critical
Publication of JP5581464B2 publication Critical patent/JP5581464B2/ja
Publication of JPWO2014030389A1 publication Critical patent/JPWO2014030389A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28255—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor belonging to Group IV and not being elemental silicon, e.g. Ge, SiGe, SiGeC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

ゲルマニウム層３０と、前記ゲルマニウム層上に形成された酸化ゲルマニウムを含む膜３２と、前記酸化ゲルマニウムを含む膜上に形成され、酸化シリコンより比誘電率の大きな高誘電体酸化膜３４と、を含む絶縁膜と、を具備し、前記絶縁膜のＥＯＴが２ｎｍ以下であり、かつ前記絶縁膜上に金属膜としてＡｕを形成した際の前記金属膜のゲルマニウム層に対する電圧をフラットバンド電圧から蓄積領域側に１Ｖ印加したときのリーク電流が１０−５×ＥＯＴ＋４Ａ／ｃｍ２以下である半導体構造。

Description

本発明は、半導体構造およびその製造方法に関し、ゲルマニウム層上に酸化ゲルマニウムを含む膜を備える半導体構造およびその製造方法に関する。
ゲルマニウム（Ｇｅ）は、シリコン（Ｓｉ）に比べ優れた電子物性を有する半導体である。しかしながら、酸化ゲルマニウム（例えばＧｅＯ２）が不安定であるため、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成する半導体材料としてほとんど用いられていない。
非特許文献１および２においては、ゲルマニウム基板上に酸化ゲルマニウム膜を形成する際に、高圧の酸素ガスを用いることにより、ゲルマニウム基板と酸化ゲルマニウム膜との界面状態を改善することが記載されている。
IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 58, NO. 5, MAY 2011 pp. 1295-1301 IEDM11-646-649 2011
ゲート長の微細化が進むと、ゲート絶縁膜のＥＯＴ（等価酸化膜厚：Equivalent Oxide Thickness）を薄くすることが求められる。非特許文献１および２の方法では、ゲルマニウム基板と酸化ゲルマニウム膜との界面状態は良好なものの、酸化ゲルマニウム膜の成膜速度が速いため、薄い酸化ゲルマニウム膜を形成することが難しい。
本発明は、上記課題に鑑みされたものであり、ゲルマニウム層と酸化ゲルマニウムを含む膜との界面状態が良好であり、かつ薄い酸化ゲルマニウムを含む膜を成膜することを目的とする。
本発明は、ゲルマニウム層と、前記ゲルマニウム層上に形成された酸化ゲルマニウムを含む膜と、前記酸化ゲルマニウムを含む膜上に形成され、酸化シリコンより比誘電率の大きな高誘電体酸化膜と、を含む絶縁膜と、を具備し、前記絶縁膜のＥＯＴが２ｎｍ以下であり、かつ前記絶縁膜上に金属膜としてＡｕを形成した際の前記金属膜のゲルマニウム層に対する電圧をフラットバンド電圧から蓄積領域側に１Ｖ印加したときのリーク電流密度が１０−５×ＥＯＴ＋４Ａ／ｃｍ２以下であることを特徴とする半導体構造である。本発明によれば、ゲルマニウム層と酸化ゲルマニウムを含む膜との界面状態が良好であり、かつ薄い酸化ゲルマニウムを含む膜を成膜することができる。
上記構成において、前記高誘電体酸化膜は、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化イットリウム膜、酸化スカンジウム膜および希土類元素酸化膜の少なくとも１つの膜を含む構成とすることができる。
上記構成において、前記絶縁膜上に金属膜としてＡｕを形成した際の前記ゲルマニウム層と前記金属膜との周波数が５０ｋＨｚ以上における容量値は、前記金属膜の前記ゲルマニウム層に対する電圧がフラットバンド電圧から反転領域に変化するときに一様に減少する、または一定である構成とすることができる。
上記構成において、前記高誘電体酸化膜上にゲート電極を具備する構成とすることができる。
上記構成において、前記ゲルマニウム層はｐ型であり、前記ゲルマニウム層内の面電子密度をＮｓ（ｃｍ−２）前記ゲルマニウム層の電子移動度をμｅｆｆ（ｃｍ２／Ｖ・ｓ）としたとき、Ｎｓが５×１０１２ｃｍ−２以上において、ｌｏｇ１０μｅｆｆ＞−０．５９×ｌｏｇ１０Ｎｓ＋１０．１９である構成とすることができる。
本発明は、ゲルマニウム層と、前記ゲルマニウム層上に形成され、密度が３．６ｇ／ｃｍ３以上、かつＥＯＴが２ｎｍ以下の酸化ゲルマニウム膜と、を具備することを特徴とする半導体構造である。本発明によれば、ゲルマニウム層と酸化ゲルマニウム膜との界面状態が良好であり、かつ薄い酸化ゲルマニウム膜を成膜することができる。
上記構成において、前記酸化ゲルマニウム膜上に金属膜としてＡｕを形成した際の前記ゲルマニウム層と前記金属層との周波数が５０ｋＨｚ以上における容量値は、前記金属膜の前記ゲルマニウム層に対する電圧がフラットバンド電圧から反転領域に変化するときに一様に減少する、または一定である構成とすることができる。
上記構成において、前記酸化ゲルマニウム膜上にゲート電極を具備する構成とすることができる。
本発明は、ゲルマニウム層上に、酸化シリコンより比誘電率の大きな高誘電体酸化膜を形成する工程と、酸素雰囲気、室温での前記酸素の分圧が１気圧より大きくなるような分圧、かつ前記ゲルマニウム層の温度が５５０℃より低い条件において、前記高誘電体酸化膜を介して前記ゲルニウム層を酸化させることにより、前記ゲルマニウム層と前記高誘電率酸化膜との間に酸化ゲルマニウムを含む膜を形成する工程と、を含むことを特徴とする半導体構造の製造方法である。本発明によれば、ゲルマニウム層と酸化ゲルマニウムを含む膜との界面状態が良好であり、かつ薄い酸化ゲルマニウムを含む膜を成膜することができる。
上記構成において、前記条件は、室温での前記酸素の分圧が１０気圧以上となるような分圧、かつゲルマニウム層の温度が５２０℃以下の条件である構成とすることができる。
上記構成において、前記高誘電体酸化膜は、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化イットリウム膜、酸化スカンジウム膜および希土類元素酸化膜の少なくとも１つの膜を含む構成とすることができる。
上記構成において、前記高誘電体酸化膜にゲート電極を形成する工程を含む構成とすることができる。
上記構成において、前記高誘電率酸化膜上にゲート電極を形成する工程を含み、前記条件は、室温での前記酸素の分圧が１０気圧以上となるような分圧、かつゲルマニウム層の温度が５２０℃以下の条件であり、前記高誘電体酸化膜は酸化イットリウムである構成とすることができる。
本発明は、酸素雰囲気、室温での前記酸素の分圧が１気圧より大きくなるような分圧、かつゲルマニウム層の温度が５５０℃より低い条件において、前記ゲルマニウム層の上面を酸化することにより、前記ゲルマニウム層上に酸化ゲルマニウム膜を形成する工程を含むことを特徴とする半導体構造の製造方法である。本発明によれば、ゲルマニウム層と酸化ゲルマニウム膜との界面状態が良好であり、かつ薄い酸化ゲルマニウム膜を成膜することができる。
上記構成において、前記条件は、室温での前記酸素の分圧が１０気圧以上となるような分圧、かつゲルマニウム層の温度が５２０℃以下の条件である構成とすることができる。
上記構成において、前記酸化ゲルマニウム膜上にゲート電極を形成する工程を含む構成とすることができる。
本発明によれば、ゲルマニウム層と酸化ゲルマニウムを含む膜との界面状態が良好であり、かつ薄い酸化ゲルマニウムを含む膜を成膜することができる。
図１（ａ）から図１（ｃ）は、半導体構造の作製方法を示す断面図である。 図２（ａ）は、熱処理時間に対する酸化ゲルマニウムの膜厚を示す図、図２（ｂ）は、酸素圧力に対する酸化ゲルマニウムの膜厚を示す図である。 図３（ａ）および図３（ｂ）は、エッチング時間に対する酸化ゲルマニウムの膜厚を示す図である。 図４（ａ）および図４（ｂ）は、それぞれ酸素分圧が室温で１気圧と７０気圧のサンプルの結合エネルギーに対する信号強度を示す図である。 図５は、酸素圧力に対する酸化ゲルマニウム膜の密度を示す図である。 図６は、ＥＯＴに対するリーク電流を示す図である。 図７は、電圧Ｖに対する容量Ｃを示す図である。 図８（ａ）および図８（ｂ）は、実施例１に係る半導体構造の製造方法を示す断面図である。 図９（ａ）から図９（ｄ）は、実施例２に係る半導体構造の製造方法を示す断面図である。 図１０は、電圧Ｖに対する容量Ｃを示す図である。 図１１（ａ）は、酸化時間に対するＣＥＴを示す図である。図１１（ｂ）は、ＥＯＴに対するリーク電流密度Ｊを示す図である。 図１２（ａ）は、ＥＯＴに対する界面準位密度Ｄｉｔを示す図、図１２（ｂ）は、エネルギーに対する界面準位密度Ｄｉｔを示す図である。 図１３（ａ）は、実施例１の半導体構造を用いたトランジスタの断面、図１３（ｂ）は、実施例２の半導体構造を用いた断面図である。 図１４（ａ）および図１４（ｂ）は、面電子密度Ｎｓに対する移動度μｅｆｆを示す図である。
まず、発明者が行なった実験について説明する。図１（ａ）から図１（ｃ）は、半導体構造の作製方法を示す断面図である。図１（ａ）に示すように、ゲルマニウム基板１０を準備する。ゲルマニウム基板１０は（１００）面を主面とし、ドーパントがＧａ（ガリウム）であり、ドーパント濃度が約７×１０１６ｃｍ−３のｐ型である。図１（ｂ）に示すように、ゲルマニウム基板１０上を酸素雰囲気中において熱酸化させることにより、酸化ゲルマニウム膜１２を形成する。図１（ｃ）に示すように、ゲルマニウム基板１０の裏面に金属膜１６としてアルミニウム（Ａｌ）膜を、酸化ゲルマニウム膜１２の表面に金属膜１４として金（Ａｕ）膜を形成する。金属膜１４としてＡｕ以外を用いた場合に金属膜１４に印加される電圧は、金属膜１４の仕事関数を用い金属膜１４としてＡｕを用いた場合の電圧に補正することが可能である。
図１（ｂ）において、ゲルマニウム基板１０の温度（基板温度）と、酸素ガスの圧力（酸素圧力）を変え、酸化ゲルマニウム膜１２を形成した。図２（ａ）は、熱処理時間（酸化時間）に対する酸化ゲルマニウム膜の膜厚を示す図、図２（ｂ）は、酸素圧力に対する酸化ゲルマニウム膜の膜厚を示す図である。図２（ａ）においては、基板温度は５００℃、図２（ｂ）においては、酸化時間は３０分である。図２（ａ）および図２（ｂ）のドットが測定点、直線が測定点の近似線を示している。なお、酸素圧力は、室温（約２５℃）での圧力である。すなわち、室温において上記酸素圧力でサンプルを密閉後、温度を上げ熱処理を行なっている。このため、熱処理時のガスの圧力は、上記ガス圧力より大きい。以下の実験においても同様である。
図２（ａ）を参照し、酸化時間とともに酸化ゲルマニウム膜１２の膜厚が大きくなる。図２（ａ）の傾きが酸化速度に相当する。これは、酸素が酸化ゲルマニウム膜１２を拡散し、ゲルマニウム基板１０の上面を酸化させるためである。酸素圧力が０．１気圧に比べ酸素圧力が１気圧のとき酸化速度は速くなる。酸素圧力が１気圧より高くなると酸素圧力が高くなるにしたがい、酸化速度が遅くなる。
図２（ｂ）を参照し、基板温度が５５０℃においては、酸素圧力が高くなるにしたがい酸化ゲルマニウム膜１２の膜厚は大きくなる。これは、酸素圧力が高くなると酸化速度が速くなることに対応する。一方、基板温度が５２０℃以下においては、酸素圧力が１気圧または１０気圧より高くなると、酸素圧力が高くなるにしたがい酸化ゲルマニウム膜１２の膜厚が小さくなる。
酸化ゲルマニウム膜１２を拡散した酸素がゲルマニウム基板１０の上面を酸化させるという解釈では、酸素圧力が高くなるにしたがい、酸化速度が速くなるはずである。酸素圧力が高くなるにしたがい、酸化速度が遅くなる現象は、上記解釈では説明できない。
そこで、上記現象を解明すべく、まず、酸化ゲルマニウム膜１２のエッチング速度を測定した。図１（ｂ）のサンプルを作製した。作製条件は以下である。
酸素圧力：７０気圧、基板温度：５００℃
酸素圧力：７０気圧、基板温度：５５０℃
酸素圧力：１気圧、基板温度：５００℃
サンプルをエチルアルコール（Ｃ２Ｈ５ＯＨ）：水（Ｈ２Ｏ）が１００：５の混合液に浸漬し、酸化ゲルマニウムの膜厚のエッチング速度を測定した。図３（ａ）および図３（ｂ）は、エッチング時間に対する酸化ゲルマニウムの膜厚を示す図である。ドットが測定点、直線が測定点の近似線を示す。図３（ａ）および図３（ｂ）の傾きの絶対値がエッチング速度に対応する。図３（ａ）に示すように、基板温度が５００℃であり、酸素圧力が１気圧のサンプルにおいては、エッチング速度は約０．５６ｎｍ／分である。基板温度が５００℃であり、酸素圧力が７０気圧のサンプルにおいては、エッチング速度はエッチング時間が５分までは約０．３７ｎｍ／分である。５分以降は約０．１９ｎｍ／分である。図３（ｂ）に示すように、基板温度が５５０℃であり、酸素圧力が７０気圧のサンプルにおいては、エッチング速度は約０．６２ｎｍ／分である。
基板温度が５００℃であり、酸素圧力が１気圧および７０気圧のサンプルをエッチングするごとにＸＰＳ（X-ray Photoelectron Spectroscopy）測定を行なった。図４（ａ）および図４（ｂ）は、それぞれ酸素分圧が１気圧と７０気圧のサンプルの結合エネルギーに対する信号強度を示す図である。Ｇｅ３ｄの結合エネルギーを測定した。図４（ａ）および図４（ｂ）において、約３０ｅＶのピークはＧｅ間の結合に相当し、約３３．５ｅＶのピークはＧｅとＯとの結合に相当する。
図４（ａ）のように、酸素圧力が１気圧のサンプルにおいて、酸化ゲルマニウム膜１２を０分から７分までエッチングすると、ＧｅとＯとの結合に対応するピークが小さくなる。これは、エッチングにより酸化ゲルマニウム膜１２が薄くなることを示している。しかしながら、ピークエネルギーのシフトは観測されない。図４（ｂ）のように、酸素圧力が７０気圧のサンプルにおいて、酸化ゲルマニウム膜１２を０分から８分までエッチングすると、図４（ａ）と同様にＧｅとＯとの結合に対応するピークが小さくなる。しかし、ピークエネルギーのシフトは観測されない。これにより、酸素分圧が１気圧と７０気圧のサンプルに、ＧｅとＯとの結合エネルギーの差はないと考えられる。
次に、基板温度が５００℃かつ膜厚が５ｎｍのサンプルと基板温度が５５０℃かつ膜厚が１０ｎｍのサンプルとで酸素圧力を変えたサンプルを作製した。作製したサンプルの酸化ゲルマニウム膜１２の密度をＧＩＸＲ（Grazing Incidence X-ray. Reflectivity）法を用い測定した。図５は、酸素圧力に対する酸化ゲルマニウム膜の密度を示す図である。ドットが測定点、測定点を直線でつないでいる。上下のバーは測定誤差を示している。図５に示すように、基板温度が５００℃および５５０℃いずれのサンプルにおいても酸素分圧が高くなると酸化ゲルマニウム膜１２の密度が高くなる。酸素分圧が０．１気圧では、基板温度が５００℃および５５０℃のサンプルにおける密度の差は小さい。酸素分圧が１０気圧以上では、基板温度が５００℃および５５０℃のサンプルにおける密度の差が大きくなる。ＧｅＯ２ガラスの密度は、一般的に３．６５ｇ／ｃｍ３である。よって、基板温度が５００℃のサンプルでは一般的な酸化ゲルマニウムより密度が大きくなっている。図３（ａ）および図３（ｂ）において、基板温度が５００℃であり、酸素圧力が７０気圧のサンプルのエッチング速度が遅い理由は酸化ゲルマニウムの密度が高くなったためと考えられる。
図２（ｂ）において、基板温度が５２０℃以下かつ酸素圧力が１気圧以上において、酸化ゲルマニウム膜１２の酸化速度が遅くなるのは、酸化ゲルマニウム膜１２の密度が大きいためと考えられる。密度が大きい酸化ゲルマニウム膜１２は緻密なため、酸化ゲルマニウム膜１２中の酸素の拡散速度が遅くなるためではないかと考えられる。
次に、図１（ｃ）のサンプルを作製した。作製条件は以下である。
酸素圧力：７０気圧、基板温度：５００℃
酸素圧力：７０気圧、基板温度：５５０℃
酸素圧力：１気圧、基板温度：５００℃
図６は、ＥＯＴに対するリーク電流を示す図である。測定温度は室温である。図６において、ＥＯＴは、酸化ゲルマニウム膜のＥＯＴを示している。ＥＯＴは、Ｃ−Ｖ測定の飽和容量値から換算できる。リーク電流密度Ｊは、金属膜１６に対する金属膜１４の電圧が、フラットバンドの電圧−１Ｖとなる電圧における金属膜１６と１４間のリーク電流密度である。ドットは測定点、直線は近似線を示している。点線は、シリコン基板上に形成された酸化シリコン膜のＥＯＴに対するリーク電流密度を示している。
図６を参照し、酸素圧力が１気圧および基板温度が５００℃のサンプルでは、酸化速度が速いため、ＥＯＴが２．８ｎｍ以下の酸化ゲルマニウム膜１２は形成することは難しい。また、同一ＥＯＴのリーク電流は酸化シリコン膜より大きい。酸素圧力が７０気圧および基板温度が５５０℃のサンプルにおいても、酸化速度が速いため、ＥＯＴが２．２ｎｍ以下の酸化ゲルマニウム膜１２は形成できない。同一ＥＯＴのリーク電流は酸化シリコン膜より小さいものの、ＥＯＴが小さくなると、リーク電流が増大する。
一方、酸素圧力が７０気圧および基板温度が５００℃のサンプルでは、酸化速度が遅いため、ＥＯＴが１．２ｎｍ程度の酸化ゲルマニウム膜１２を形成できる。また、リーク電流密度Ｊを１０−２Ａ／ｃｍ２とすることができる。これは、同じＥＯＴの酸化シリコン膜に比べ三桁程度小さい値である。
酸素圧力が７０気圧および基板温度が５００℃で作製したサンプルを用いてＣ−Ｖ特性を測定したところＥＯＴは１．２ｎｍであった。Ｃ−Ｖ特性は金属膜１６に対し金属膜１４に電圧Ｖを印加することにより測定した。図７は、電圧Ｖに対する容量Ｃを示す図である。測定温度は室温である。Ｃ−Ｖ特性を測定した周波数は、１ｋＨｚから１ＭＨｚである。図７を参照し、電圧Ｖを負の領域（蓄積領域）から容量Ｃが減少してフラットバンド電圧までの間でヒステリシスがほとんど観測されず，また周波数依存性もほとんど観測されない。このことは酸化ゲルマニウム膜１２中の欠陥がきわめて少ないことを意味し、またゲルマニウム基板１０と酸化ゲルマニウム膜１２とのゲルマニウムの価電子帯側の界面準位密度がきわめて小さいことを意味する。
さらに、電圧をフラットバンド電圧から正の領域（反転領域）に増加させたとき、周波数が高い領域（１ＭＨｚ、１００ｋＨｚ、５０ｋＨｚ）では電圧Ｖに対して容量はほとんど変化せずに周波数依存性もない。すなわち、電圧Ｖがフラットバンド電圧から反転領域に変化するときにゲルマニウム基板１０と金属膜１４との周波数が５０ｋＨｚ以上における容量値は一様に減少する、または一定になる。例えば、酸化ゲルマニウム膜１２を１気圧において成膜すると、周波数が５０ｋＨｚ以上における容量値は、図７の周波数が１０ｋＨｚ以下の場合と同様にフラットバンド電圧から反転領域にかけて増大する。この結果から、高圧において酸化ゲルマニウム膜１２を成膜した場合、ゲルマニウム基板１０と酸化ゲルマニウム膜１２との界面においてゲルマニウムの伝導帯側の界面準位密度が少なく、界面状態が良好であることがわかる。
図６および図７のように、酸素圧力が７０気圧および基板温度が５００℃で作製したサンプルはＥＯＴを小さくでき、かつ界面状態を良好にすることができる。
以下に、上記実験結果に基づく本発明の実施例について説明する。
図８（ａ）および図８（ｂ）は、実施例１に係る半導体構造の製造方法を示す断面図である。図８（ａ）のように、ゲルマニウム層３０を準備する。ゲルマニウム層３０は、単結晶ゲルマニウム基板でもよいし、基板（例えばシリコン基板）上に形成されたゲルマニウム膜でもよい。また、ゲルマニウム層３０は、高純度ゲルマニウムでもよいが、不純物が含まれていてもよい。例えばｎ型またはｐ型ゲルマニウムでもよい。さらに、ゲルマニウム層３０には、上記実験の効果が得られる程度にシリコンが含まれていてもよい。シリコンの組成比は、全体の１０原子％程度以下であればよい。ゲルマニウム層３０の主面は、例えば（１１１）面とすることができるが、（１１０）面または（１００）面等他の結晶面でもよい。
図８（ｂ）のように、ゲルマニウム層３０上に酸化ゲルマニウム膜３２を形成する。なお、酸化ゲルマニウム膜３２は化学量論的な組成であるＧｅＯ２でもよいが、化学量論的な組成でなくともよい。図２（ｂ）において、酸素圧力を１気圧より高くすることで酸化ゲルマニウム膜３２の成膜速度が１気圧の場合より遅くできる。このため、このような酸化温度および酸素圧力を用いて酸化ゲルマニウム膜１２を形成することにより、ＥＯＴを小さくでき、かつ界面状態を良好にすることができる。よって、酸化ゲルマニウム膜３２は、図２（ｂ）に示すように、酸素雰囲気、室温での酸素の分圧が１気圧より大きな分圧、かつゲルマニウム層３０の温度が５５０℃より低い条件において、ゲルマニウム層３０の上面を酸化する。これにより、図６に示すように、酸化速度を小さくし、ＥＯＴが薄い酸化ゲルマニウム膜３２を制御性よく形成できる。また、図７に示すように、ゲルマニウム層３０と酸化ゲルマニウム膜３２との界面状態を良好にできる。なお、実験には１００％酸素ガスを用いたが、酸素ガスと不活性ガス（例えば窒素ガス、ヘリウム、ネオン、アルゴン、クリプトン、キセノンまたはラドン等の第１８族元素のガス、またはこれらの混合ガス）との混合ガスでもよい。酸素分圧は、１０気圧以上が好ましく、３０気圧以上がより好ましい。温度は、５２０℃以下が好ましく、５００℃以下がより好ましい。また、ゲルマニウム層３０と酸化ゲルマニウム膜３２との界面を良好とするためには、酸化温度は、４５０℃以上が好ましく、４７０℃以上がより好ましい。
このように成膜した酸化ゲルマニウム膜３２は、図５のように密度が３．６ｇ／ｃｍ３以上、かつ図６のようにＥＯＴが２ｎｍ以下とすることができる。密度は、３．６５ｇ／ｃｍ３以上が好ましく、３．７ｇ／ｃｍ３以上がより好ましく、３．８ｇ／ｃｍ３以上が一層好ましい。ＥＯＴは、１．５ｎｍ以下が好ましく、１．２ｎｍ以下がより好ましく、１．０ｎｍ以下がさらに好ましい。
図９（ａ）から図９（ｄ）は、実施例２に係る半導体構造の製造方法を示す断面図である。図９（ａ）に示すように、実施例１と同様のゲルマニウム層３０を準備する。図９（ｂ）に示すように、ゲルマニウム層３０上に、高誘電体酸化膜３４を形成する。高誘電体酸化膜３４は、酸化シリコンより比誘電率が大きい膜であり、例えば酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜および希土類元素酸化膜（例えば酸化イットリウム膜または酸化スカンジウム膜）の少なくとも１つの膜を含む膜である。例えば、上記膜のうちのいずれか１つの膜でもよいし、上記膜が複数積層された膜でもよい。希土類元素は、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）およびルテチウム（Ｌｕ）である。高誘電体酸化膜３４は、化学量論的な組成でもよいが、化学量論的な組成でなくともよい。高誘電体酸化膜３４は、例えばスパッタリング法を用い形成する。
図９（ｃ）に示すように、高圧酸素雰囲気中において、高誘電体酸化膜３４を熱処理する。酸素が高誘電体酸化膜３４中を拡散し、ゲルマニウム層３０の上面を酸化させる。これにより、ゲルマニウム層３０と高誘電体酸化膜３４との間に酸化ゲルマニウム膜３２が形成される。酸化ゲルマニウム膜３２と高誘電体酸化膜３４とにより絶縁膜３３が形成される。なお、酸化ゲルマニウム膜３２は化学量論的な組成であるＧｅＯ２でもよいが、化学量論的な組成でなくともよい。また、酸化ゲルマニウム膜３２には、高誘電体酸化膜３４の原子が拡散していてもよい。例えば、酸化ゲルマニウム膜３２は、酸化ゲルマニウムと金属酸化物（高誘電体酸化膜３４に含まれる金属の酸化物）との混合膜でもよい。このように、酸化ゲルマニウム膜３２は、酸化ゲルマニウムを含む膜であればよい。酸化ゲルマニウム膜３２は、実施例１と同様に酸素雰囲気、室温での酸素の分圧が１気圧より大きな分圧、かつゲルマニウム層３０の酸化温度が５５０℃より低い条件において、ゲルマニウム層３０の上面を酸化する。酸素分圧は、１０気圧以上が好ましく、３０気圧以上がより好ましい。温度は、５２０℃以下が好ましく、５００℃以下がより好ましい。酸化温度は、４５０℃以上が好ましく、４７０℃以上がより好ましい。
高誘電体酸化膜３４は比誘電率が高いため、ＥＯＴを薄くできる。しかしながら、ゲルマニウム層３０と高誘電体酸化膜３４との界面には界面準位が形成され界面状態が良好ではない。そこで、図９（ｃ）のように、高誘電体酸化膜３４を介してゲルマニウム層３０の上面を酸化することにより、酸化ゲルマニウム膜３２を形成する。高誘電体酸化膜３４は、酸化ゲルマニウム膜３２に比べ酸素が拡散しやすい。よって、実施例１と同様の条件により酸化ゲルマニウム膜３２が形成できる。これにより、実施例１と同様に、酸化ゲルマニウム膜３２の膜厚を薄くでき、かつ、ゲルマニウム層３０と絶縁膜３３との界面状態を良好にできる。
実施例２として、ゲルマニウム層３０としてｐ型ゲルマニウム基板を用い、高誘電体酸化膜３４として酸化イットリウム膜を用い、半導体構造を作成した。図９（ｄ）に示すように、高誘電体酸化膜３４上に金属膜３６（金膜）を形成した。高誘電体酸化膜３４の膜厚は１．５ｎｍ、酸化ゲルマニウム膜３２の形成条件は、酸素圧力が７０気圧、基板温度が５００℃、酸化時間が１分である。
図１０は、電圧Ｖに対する容量Ｃを示す図である。測定温度は室温である。Ｃ−Ｖ特性を測定した周波数は、１ｋＨｚから１ＭＨｚである。図１０を参照し、電圧Ｖが大きくなり容量Ｃが減少する領域（フラットバンドから反転層が形成される領域）において、ヒステリシスがほとんど観測されない。さらに電圧をフラットバンド電圧から反転領域に増加させたとき、周波数が高い領域（１ＭＨｚ、１００ｋＨｚ、５０ｋＨｚ）では電圧Ｖに対して容量値はほとんど変化せずに周波数依存性もない。すなわち、電圧Ｖがフラットバンド電圧から反転領域に変化するときにゲルマニウム基板１０と金属膜１４との周波数が５０ｋＨｚ以上における容量値は一様に減少する、または一定である。これにより、ゲルマニウム層３０と絶縁膜３３との界面に界面準位が少なく、界面状態が良好であることがわかる。
酸化ゲルマニウム膜３２を形成する条件を変え、酸化時間に対するＣＥＴ（Capacitance Equivalent Thickness）を測定した。図１１（ａ）は、酸化時間に対するＣＥＴを示す図である。ドットは測定点、直線はドットをつなぐ線を示している。図１１（ａ）を参照し、図２（ａ）と同様に、酸素圧力を大きくし、基板温度を低くすることにより、ＣＥＴの酸化時間依存が小さくなり、ＣＥＴの制御が容易となる。例えば、基板温度が５３０℃以下、かつ酸素圧力が１０気圧以下において、ＣＥＴの酸化時間依存性を小さくすることができる。
図１１（ｂ）は、ＥＯＴに対するリーク電流密度Ｊを示す図である。図１１（ｂ）において、ドットは、実施例２の結果を示し、破線は、ゲルマニウム（Ｇｅ）上の酸化ジルコニウム（ＺｒＯ２）、酸化ゲルマニウム（ＧｅＯ２）上の酸化アルミニウム（Ａｌ２Ｏ３）、ストロンチウムゲルマニウム（ＳｒＧｅＸ）上の酸化ランタンアルミニウム（ＬａＡｌＯ３）および多結晶シリコン（Ｐｏｌｙ Ｓｉ）をゲート電極とするシリコン（Ｓｉ）上の酸化シリコン（ＳｉＯ２）において報告された結果を示す。図１１（ｂ）に示すように、実施例２は、酸化シリコン膜に比べリーク電流が小さい。他の例に比べてリーク電流が少ない方である。ＥＯＴが１ｎｍにおいてもリーク電流密度Ｊを約１×１０−３Ａ／ｃｍ２とすることができる。実施例２のリーク電流密度は、１０−５×ＥＯＴ＋２Ａ／ｃｍ２程度である。
次に、ゲルマニウム層３０としてｐ型ゲルマニウム基板を用い、高誘電体酸化膜３４として酸化イットリウム膜を用い、半導体構造を作製した。高誘電体酸化膜３４の膜厚は１．５ｎｍ、酸化ゲルマニウム膜３２の形成条件は、酸素圧力が７０気圧、基板温度が５００℃である。酸化時間を変化させることにより、様々なＥＯＴのサンプルを作製した。比較例として、高誘電体酸化膜３４を設けずｐ型ゲルマニウム基板上にＥＯＴが１０ｎｍの酸化ゲルマニウム膜を有するサンプルを作製した。
図１２（ａ）は、ＥＯＴに対する界面準位密度Ｄｉｔを示す図、図１２（ｂ）は、エネルギーに対する界面準位密度Ｄｉｔを示す図である。ＥＯＴおよび界面準位密度は、２００Ｋおよび１００Ｋにおけるインピーダンス測定から、いわゆるコンダクタンス法を用いて求めた。図１２（ａ）において、ドットはミッドギャップ（エネルギーバンドの中心エネルギー）から−０．２ｅＶにおける界面準位密度を示している。実線は近似直線である。図１２（ａ）に示すように、ＥＯＴが２ｎｍ以下であっても界面準位密度は２×１０１１ｅＶ−１ｃｍ−２以下である。図１２（ｂ）において、丸ドットはＥＯＴが１ｎｍの実施例２、四角ドットはＥＯＴが１０ｎｍの比較例を示す。Ｅｖは価電子帯の頂点のエネルギー、Ｅｃは伝導帯の底のエネルギーを示す。一般に、ＥＯＴが薄くなると界面準位密度が大きくなる。比較例は、ＥＯＴを厚くすることにより界面準位密度を非常に小さくしたサンプルである。図１２（ｂ）に示すように、実施例２においては、ＥＯＴが１ｎｍであってもＥＯＴが１０ｎｍの比較例と遜色ない界面準位密度とすることができる。
実施例２によれば、図１１（ｂ）に示すように、絶縁膜３３のＥＯＴが２ｎｍ以下であり、かつ絶縁膜３３上に金属膜を形成した際の金属膜３６のゲルマニウム層３０に対する電圧Ｖがフラットバンド電圧−１Ｖのときのリーク電流密度を１０−５×ＥＯＴ＋４Ａ／ｃｍ２以下とすることができる。また、ＥＯＴは、１．５ｎｍ以下が好ましく、１．２ｎｍ以下がより好ましく、１．０ｎｍ以下がより好ましい。リーク電流密度は、１０−５×ＥＯＴ＋３Ａ／ｃｍ２以下、約１×１０−２Ａ／ｃｍ２以下、約１×１０−３Ａ／ｃｍ２以下、約１×１０−４Ａ／ｃｍ２以下がより好ましい。高誘電体酸化膜３４を形成した後、図９（ｃ）の工程による酸化ゲルマニウム膜３２の形成を行わない場合、ＥＯＴが２ｎｍ以下ではリーク電流は非常に大きくなってしまう。この場合、ＥＯＴが２ｎｍ以下において、多結晶シリコンをゲート電極とするシリコン基板上の酸化シリコンよりリーク電流を小さくすることはできない。
なお、ｐ型ゲルマニウム層を用いた場合、金属膜のゲルマニウム層に対する電圧がフラットバンド電圧から−１Ｖのときのリーク電流密度で比較したが、ｎ型ゲルマニウム層の場合、金属膜のゲルマニウム層に対する電圧がフラットバンド電圧から１Ｖのときのリーク電流密度で比較する。すなわち、比較するリーク電流密度は金属膜のゲルマニウム層に対する電圧がフラットバンド電圧から蓄積領域側に１Ｖ印加した電圧である。
図１３（ａ）は、実施例１の半導体構造を用いたトランジスタの断面図、図１３（ｂ）は、実施例２の半導体構造を用いた断面図である。図１３（ａ）に示すように、ゲルマニウム層３０上に酸化ゲルマニウム膜３２を介しゲート電極３８を形成する。ゲート電極３８の両側のゲルマニウム層３０内にソースまたはドレイン領域４０を形成する。ゲルマニウム層３０をｐ型、ソースまたはドレイン領域４０をｎ型とする。ゲルマニウム層３０をｎ型、ソースまたはドレイン領域４０をｐ型としてもよい。
図１３（ｂ）に示すように、酸化ゲルマニウム膜３２とゲート電極３８との間に高誘電体酸化膜３４が形成されている。その他の構成は、図１３（ａ）と同じであり説明を省略する。図１３（ａ）および図１３（ｂ）のトランジスタのように、酸化ゲルマニウム膜３２または絶縁膜３３をゲート絶縁膜として用いることにより、ゲート絶縁膜のＥＯＴが薄く、かつゲート絶縁膜と半導体層との界面状態のよいＭＯＳＦＥＴを実現できる。
実施例２の半導体構造を用いＦＥＴを作製した。ゲルマニウム層３０としてｐ型ゲルマニウム基板を用い、高誘電体酸化膜３４として酸化イットリウム膜を用いた。高誘電体酸化膜３４の膜厚は１．５ｎｍ、酸化ゲルマニウム膜３２の形成条件は、酸素圧力が７０気圧、基板温度が５００℃である。酸化時間を変化させることにより、様々なＥＯＴのサンプルを作製した。比較例のＦＥＴとして、高誘電体酸化膜３４を設けずｐ型ゲルマニウム基板上にＥＯＴが１０ｎｍの酸化ゲルマニウム膜を有するサンプルを作製した。ゲート長を１００μｍ、ゲート幅を２５μｍとし、スプリットＣＶ法を用い、室温におけるキャリア数と移動度μｅｆｆを求めた。スプリットＣＶ法は、ＣＶ測定の積分からキャリア数を導出し、キャリア数とＩ−Ｖ測定から移動度を求める方法である。
図１４（ａ）および図１４（ｂ）は、面電子密度Ｎｓに対する移動度μｅｆｆを示す図である。ゲート電極にゲート電圧を印加することにより、面電子密度Ｎｓを変化させ、移動度μｅｆｆを測定した。図１４（ａ）は、ＥＯＴが１．１８ｎｍ、１．０３ｎｍおよび０．９４ｎｍの実施例２のサンプルと、比較例の測定結果を示す。ゲルマニウム基板の主面は（１１１）面である。図１４（ａ）に示すように、面電子密度が３×１０１２ｃｍ−２以上において、実施例２は、比較例より移動度が大きくなる。実線は、比較例の面電子密度が３×１０１２ｃｍ−２以上かつ５×１０１２ｃｍ−２以下の範囲のデータを外挿した直線である。
図１４（ｂ）は、ゲルマニウム基板の主面が（１１１）面および（１００）面のサンプルの測定結果を示す。測定したサンプルのＥＯＴは０．９４ｎｍである。破線は、シリコンＭＯＳＦＥＴにおける一般的な移動度を示す。実線は、比較例の面電子密度が３×１０１２ｃｍ−２以上かつ５×１０１２ｃｍ−２以下の範囲のデータを外挿した直線である。図１４（ｂ）に示すように、ゲルマニウムを用いたＭＯＳＦＥＴにおいては、面電子密度が小さい範囲（３×１０１２ｃｍ−２以下）の移動度はシリコンＭＯＳＦＥＴに比べ大きい。しかし、面電子密度の大きな範囲（５×１０１２ｃｍ−２以上）において、移動度がシリコンＭＯＳＦＥＴと同程度となってしまう。実施例においては、面電子密度が５×１０１２ｃｍ−２以上において移動度をシリコンＭＯＳＦＥＴより大きくできる。
以上のように、実施例２の半導体構造を用いたＦＥＴにおいて、面電子密度Ｎｓが５×１０１２ｃｍ−２以上の範囲で移動度μｅｆｆを以下の不等式の範囲とすることができる。
ｌｏｇ１０μｅｆｆ＞−０．５９×ｌｏｇ１０Ｎｓ＋１０．１９
この範囲の移動度μｅｆｆは、ゲルマニウム層を用いたＭＯＳＦＥＴではこれまで実現できていなかった。実施例２に係る半導体構造を用いはじめて実現することができた。
移動度μｅｆｆは、面電子密度Ｎｓが５×１０１２ｃｍ−２以上の範囲で
ｌｏｇ１０μｅｆｆ＞−０．５９×ｌｏｇ１０Ｎｓ＋１０．３
が好ましく、
ｌｏｇ１０μｅｆｆ＞−０．５９×ｌｏｇ１０Ｎｓ＋１０．５
がより好ましい。
ＭＯＳＦＥＴと以外の半導体装置に実施例１および２の半導体構造を適用することもできる。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ ゲルマニウム基板
１２、３２ 酸化ゲルマニウム膜
１４、１６、３６ 金属膜
３０ ゲルマニウム層
３４ 高誘電体酸化膜
３８ ゲート電極
４０ ソースまたはドレイン領域
本発明は、ゲルマニウム層と、前記ゲルマニウム層上に形成された酸化ゲルマニウムを含む膜と、前記酸化ゲルマニウムを含む膜上に形成され、酸化シリコンより比誘電率の大きな高誘電体酸化膜と、を含む絶縁膜と、を具備し、前記絶縁膜のＥＯＴが２ｎｍ以下であり、かつ前記絶縁膜上に金属膜としてＡｕを形成した際の前記金属膜のゲルマニウム層に対する電圧をフラットバンド電圧から蓄積領域側に１Ｖ印加したときのリーク電流密度が１０−５×ＥＯＴ＋４Ａ／ｃｍ２以下であり、前記ゲルマニウム層はｐ型であり、前記ゲルマニウム層内の面電子密度をＮ ｓ （ｃｍ −２ ）、前記ゲルマニウム層のスプリットＣＶ法を用い求めた電子移動度をμ ｅｆｆ （ｃｍ ２ ／Ｖ・ｓ）としたとき、Ｎ ｓ が５×１０ １２ ｃｍ −２ 以上において、ｌｏｇ １０ μ ｅｆｆ ＞−０．５９×ｌｏｇ １０ Ｎ ｓ ＋１０．１９であることを特徴とする半導体構造である。本発明によれば、ゲルマニウム層と酸化ゲルマニウムを含む膜との界面状態が良好であり、かつ薄い酸化ゲルマニウムを含む膜を成膜することができる。
上記構成において、Ｎ ｓ が１×１０ １３ ｃｍ −２ 以上において、ｌｏｇ１０μｅｆｆ＞−０．５９×ｌｏｇ１０Ｎｓ＋１０．１９である構成とすることができる。
本発明は、ゲルマニウム層と、前記ゲルマニウム層上に形成され、密度が３．７３ｇ／ｃｍ３ より大きく、かつＥＯＴが２ｎｍ以下の酸化ゲルマニウム膜と、を具備することを特徴とする半導体構造である。本発明によれば、ゲルマニウム層と酸化ゲルマニウム膜との界面状態が良好であり、かつ薄い酸化ゲルマニウム膜を成膜することができる。
上記構成において、前記酸化ゲルマニウム膜上に酸化シリコンより比誘電率の大きな高誘電体酸化膜を介さず形成されたゲート電極を具備する構成とすることができる。
上記構成において、前記条件は、室温での前記酸素の分圧が１０気圧以上となるような分圧、かつゲルマニウム層の温度が５２０℃以下の条件であり、前記高誘電体酸化膜と前記酸化ゲルマニウムを含む膜とのＥＯＴは２ｎｍ以下である構成とすることができる。
上記構成において、前記高誘電体酸化膜上にゲート電極を形成する工程を含み、前記条件は、室温での前記酸素の分圧が１０気圧以上となるような分圧、かつゲルマニウム層の温度が５２０℃以下の条件であり、前記高誘電体酸化膜は酸化イットリウムであり、前記高誘電体酸化膜と前記酸化ゲルマニウムを含む膜とのＥＯＴは２ｎｍ以下である構成とすることができる。
上記構成において、前記条件は、室温での前記酸素の分圧が１０気圧以上となるような分圧、かつゲルマニウム層の温度が５２０℃以下の条件であり、前記酸化ゲルマニウム膜のＥＯＴは２ｎｍ以下である構成とすることができる。
上記構成において、前記酸化ゲルマニウム膜上に酸化シリコンより比誘電率の大きな高誘電体酸化膜を介さずゲート電極を形成する工程を含む構成とすることができる。
本発明は、ゲルマニウム層と、前記ゲルマニウム層上に形成され、エチルアルコールと水が１００：５の混合液におけるエッチング速度が０．１９ｎｍ／分以下であり、かつＥＯＴが２ｎｍ以下の酸化ゲルマニウム膜と、を具備することを特徴とする半導体構造である。本発明によれば、ゲルマニウム層と酸化ゲルマニウム膜との界面状態が良好であり、かつ薄い酸化ゲルマニウム膜を成膜することができる。

Claims (16)

  1. ゲルマニウム層と、
    前記ゲルマニウム層上に形成された酸化ゲルマニウムを含む膜と、前記酸化ゲルマニウムを含む膜上に形成され、酸化シリコンより比誘電率の大きな高誘電体酸化膜と、を含む絶縁膜と、
    を具備し、
    前記絶縁膜のＥＯＴが２ｎｍ以下であり、かつ前記絶縁膜上に金属膜としてＡｕを形成した際の前記金属膜のゲルマニウム層に対する電圧をフラットバンド電圧から蓄積領域側に１Ｖ印加したときのリーク電流密度が１０−５×ＥＯＴ＋４Ａ／ｃｍ２以下であることを特徴とする半導体構造。
  2. 前記高誘電体酸化膜は、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化イットリウム膜、酸化スカンジウム膜および希土類元素酸化膜の少なくとも１つの膜を含むことを特徴とする請求項１記載の半導体構造。
  3. 前記絶縁膜上に金属膜としてＡｕを形成した際の前記ゲルマニウム層と前記金属膜との周波数が５０ｋＨｚ以上における容量値は、前記金属膜の前記ゲルマニウム層に対する電圧がフラットバンド電圧から反転領域に変化するときに一様に減少する、または一定であることを特徴とする請求項１または２記載の半導体構造。
  4. 前記高誘電体酸化膜上にゲート電極を具備することを特徴とする請求項１から３のいずれか一項記載の半導体構造。
  5. 前記ゲルマニウム層はｐ型であり、前記ゲルマニウム層内の面電子密度をＮｓ（ｃｍ−２）前記ゲルマニウム層の電子移動度をμｅｆｆ（ｃｍ２／Ｖ・ｓ）としたとき、
    Ｎｓが５×１０１２ｃｍ−２以上において、ｌｏｇ１０μｅｆｆ＞−０．５９×ｌｏｇ１０Ｎｓ＋１０．１９であることを特徴とする請求項４記載の半導体構造。
  6. ゲルマニウム層と、
    前記ゲルマニウム層上に形成され、密度が３．６ｇ／ｃｍ３以上、かつＥＯＴが２ｎｍ以下の酸化ゲルマニウム膜と、
    を具備することを特徴とする半導体構造。
  7. 前記酸化ゲルマニウム膜上に金属膜としてＡｕを形成した際の前記ゲルマニウム層と前記金属層との周波数が５０ｋＨｚ以上における容量値は、前記金属膜の前記ゲルマニウム層に対する電圧がフラットバンド電圧から反転領域に変化するときに一様に減少する、または一定であることを特徴とする請求項６記載の半導体構造。
  8. 前記酸化ゲルマニウム膜上にゲート電極を具備することを特徴とする請求項６または７記載の半導体構造。
  9. ゲルマニウム層上に、酸化シリコンより比誘電率の大きな高誘電体酸化膜を形成する工程と、
    酸素雰囲気、室温での前記酸素の分圧が１気圧より大きくなるような分圧、かつ前記ゲルマニウム層の温度が４５０℃以上かつ５５０℃より低い条件において、前記高誘電体酸化膜を介して前記ゲルニウム層を酸化させることにより、前記ゲルマニウム層と前記高誘電率酸化膜との間に酸化ゲルマニウムを含む膜を形成する工程と、
    を含むことを特徴とする半導体構造の製造方法。
  10. 前記条件は、室温での前記酸素の分圧が１０気圧以上となるような分圧、かつゲルマニウム層の温度が５２０℃以下の条件であることを特徴とする請求項９記載の半導体構造の製造方法。
  11. 前記高誘電体酸化膜は、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化イットリウム膜、酸化スカンジウム膜および希土類元素酸化膜の少なくとも１つの膜を含むことを特徴とする請求項９または１０記載の半導体構造の製造方法。
  12. 前記高誘電体酸化膜にゲート電極を形成する工程を含むことを特徴とする請求項９から１１のいずれか一項記載の半導体構造の製造方法。
  13. 前記高誘電率酸化膜上にゲート電極を形成する工程を含み、
    前記条件は、室温での前記酸素の分圧が１０気圧以上となるような分圧、かつゲルマニウム層の温度が５２０℃以下の条件であり、
    前記高誘電体酸化膜は酸化イットリウムであることを特徴とする請求項９記載の半導体構造の製造方法。
  14. 酸素雰囲気、室温での前記酸素の分圧が１気圧より大きくなるような分圧、かつゲルマニウム層の温度が４５０℃以上かつ５５０℃より低い条件において、前記ゲルマニウム層の上面を酸化することにより、前記ゲルマニウム層上に酸化ゲルマニウム膜を形成する工程を含むことを特徴とする半導体構造の製造方法。
  15. 前記条件は、室温での前記酸素の分圧が１０気圧以上となるような分圧、かつゲルマニウム層の温度が５２０℃以下の条件であることを特徴とする請求項１４記載の半導体構造の製造方法。
  16. 前記酸化ゲルマニウム膜上にゲート電極を形成する工程を含むことを特徴とする請求項１４または１５記載の半導体構造の製造方法。
JP2014501328A 2012-08-24 2013-04-18 ゲルマニウム層上に酸化ゲルマニウムを含む膜を備える半導体構造およびその製造方法 Active JP5581464B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014501328A JP5581464B2 (ja) 2012-08-24 2013-04-18 ゲルマニウム層上に酸化ゲルマニウムを含む膜を備える半導体構造およびその製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012185277 2012-08-24
JP2012185277 2012-08-24
PCT/JP2013/061542 WO2014030389A1 (ja) 2012-08-24 2013-04-18 ゲルマニウム層上に酸化ゲルマニウムを含む膜を備える半導体構造およびその製造方法
JP2014501328A JP5581464B2 (ja) 2012-08-24 2013-04-18 ゲルマニウム層上に酸化ゲルマニウムを含む膜を備える半導体構造およびその製造方法

Publications (2)

Publication Number Publication Date
JP5581464B2 JP5581464B2 (ja) 2014-08-27
JPWO2014030389A1 true JPWO2014030389A1 (ja) 2016-07-28

Family

ID=50149709

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014501328A Active JP5581464B2 (ja) 2012-08-24 2013-04-18 ゲルマニウム層上に酸化ゲルマニウムを含む膜を備える半導体構造およびその製造方法

Country Status (6)

Country Link
US (1) US9691620B2 (ja)
EP (1) EP2889897A4 (ja)
JP (1) JP5581464B2 (ja)
KR (1) KR101677968B1 (ja)
TW (1) TWI536454B (ja)
WO (1) WO2014030389A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109710B2 (en) 2014-11-05 2018-10-23 Japan Science And Technology Agency Semiconductor device having germanium layer as channel region and method for manufacturing the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10832962B1 (en) 2019-05-22 2020-11-10 International Business Machines Corporation Formation of an air gap spacer using sacrificial spacer layer
WO2023008454A1 (ja) * 2021-07-30 2023-02-02 株式会社Flosfia 結晶性酸化物膜および半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
JP4216707B2 (ja) * 2003-12-25 2009-01-28 株式会社東芝 半導体装置の製造方法
JP2007005534A (ja) * 2005-06-23 2007-01-11 Toshiba Corp 半導体装置
JP2009059996A (ja) * 2007-09-03 2009-03-19 Univ Of Tokyo 半導体装置及びその製造方法
US8124513B2 (en) 2009-03-18 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium field effect transistors and fabrication thereof
JP5235784B2 (ja) * 2009-05-25 2013-07-10 パナソニック株式会社 半導体装置
JP2012209457A (ja) * 2011-03-30 2012-10-25 Tokyo Electron Ltd ゲルマニウム酸化膜の形成方法および電子デバイス用材料

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109710B2 (en) 2014-11-05 2018-10-23 Japan Science And Technology Agency Semiconductor device having germanium layer as channel region and method for manufacturing the same

Also Published As

Publication number Publication date
WO2014030389A1 (ja) 2014-02-27
US9691620B2 (en) 2017-06-27
EP2889897A4 (en) 2016-04-13
TW201409566A (zh) 2014-03-01
TWI536454B (zh) 2016-06-01
KR20150036678A (ko) 2015-04-07
KR101677968B1 (ko) 2016-11-21
US20150228492A1 (en) 2015-08-13
EP2889897A1 (en) 2015-07-01
JP5581464B2 (ja) 2014-08-27

Similar Documents

Publication Publication Date Title
TWI413705B (zh) 經原子層沈積之鋇鍶鈦氧化物膜
WO2003100844A1 (fr) Procede de formation d'un film de dioxyde de silicium sur un substrat de silicium, procede de formation d'un film d'oxyde sur un substrat semi-conducteur, et procede de production d'un dispositif a semi-conducteurs
JP4372021B2 (ja) 半導体装置の製造方法
JP5581464B2 (ja) ゲルマニウム層上に酸化ゲルマニウムを含む膜を備える半導体構造およびその製造方法
KR101786439B1 (ko) 게르마늄층 상에 산화 게르마늄을 포함하는 막을 구비하는 반도체 구조 및 그 제조방법
JP4367599B2 (ja) 高誘電率薄膜の成膜方法
Lee et al. Improving Interface State Density and Thermal Stability of High-$\kappa $ Gate Stack Through High-Vacuum Annealing on Si 0.5 Ge 0.5
JPWO2005074037A1 (ja) 半導体装置の製造方法
US20140004679A1 (en) Method of fabricating semiconductor device
WO2014050187A1 (ja) ゲルマニウム層の表面の平坦化方法並びに半導体構造およびその製造方法
JP4868910B2 (ja) 半導体装置およびその製造方法
JP4757579B2 (ja) 絶縁ゲート型半導体装置及びその製造方法
KR101050457B1 (ko) 반도체장치의 고전압게이트절연막 형성 방법
JPWO2006022175A1 (ja) 半導体装置及びその製造方法
JP2011071202A (ja) 半導体装置の製造方法
JP4826971B2 (ja) 高誘電率薄膜を用いた半導体装置の製造方法
TWI232893B (en) Method for forming metal oxide layer by nitric acid oxidation
Lin et al. Effects of NO Annealing and GaO x N y Interlayer on GaN Metal-Insulator-Semiconductor Capacitor with SiO2 Gate Dielectric
Sim et al. Electrical characteristics of ozone-oxidized HfO2 gate dielectrics
CN116072527A (zh) 栅极结构及其制备方法、半导体器件及其制备方法
Chang et al. The pH-Sensitive Characteristics of Thermal ZrO2/SiO2 Stacked Oxide Sensors
Swaroop " THE ENVIRONMENTAL EFFECT ON INTERFACE STATES FOR SILICON-INSULATOR (S) STRUCTURES
Misra et al. Dielectric-semiconductor interface for high-k gate dielectrics for sub-16nm CMOS technology
Kiguchi et al. AEM investigation of interface structure of Y2O3-Ta2O5 co-doped zirconia buffer layer
JP2004193150A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140708

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140714

R150 Certificate of patent or registration of utility model

Ref document number: 5581464

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250