CN116913766A - 半导体器件的制造方法及半导体器件 - Google Patents
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Abstract
本申请公开了一种半导体器件的制造方法及半导体器件，该半导体器件的制造方法包括：提供一基底，并在基底内形成有源区和浅槽隔离结构，浅槽隔离结构围绕有源区设置，有源区包括源区和漏区，有源区的宽度为0.6um~1.5um；在基底上形成栅氧层；在栅氧层的预设区域进行离子注入，预设区域为浅槽隔离结构与有源区交界处在栅氧层上对应的位置，以在浅槽隔离结构和有源区的交界处形成P型离子注入区，P型离子注入区位于源区和漏区之间，且P型离子注入区的深度大于或等于源区和/或漏区的深度，离子注入的注入离子为铟离子。本方案可以减少半导体器件在特殊环境中的漏电问题。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体器件的制造方法及半导体器件。
背景技术
在芯片的先进制程中，常常会采用浅沟槽隔离结构(Shallow Trench Isolation，STI)进行器件隔离，STI通常由氧化硅填充。然而，随着科技发展，特殊环境越来越多。在一些电离环境(如压力容器无损检测现场、医学影像设备周边以及放射性矿藏核电站等)之中，会存在电磁辐射。STI中填充的氧化硅原子在电离环境下会吸收射线或者粒子等的能量而产生电子-空穴对。具有较大迁移率的电子很快离开氧化硅；而迁移率较小的空穴聚集在有源区与STI界面上形成空间正电荷层，同时在有源区界面建立感应负电荷层。而感应负电荷层会形成由漏区指向源区的漏电通道，导致半导体器件出现漏电问题。
因此，采用合适的方法减少半导体器件在上述特殊环境中的漏电情况，防止器件退化，提高此类产品的良率与可靠性是必需的。
发明内容
本申请提供了一种半导体器件的制造方法及半导体器件，可以减少半导体器件在特殊环境中的漏电问题。
第一方面，本申请提供了一种半导体器件的制造方法，包括：
提供一基底，并在所述基底内形成有源区和浅槽隔离结构，所述浅槽隔离结构围绕所述有源区设置，所述有源区包括源区和漏区，所述有源区的宽度为0.6um~1.5um；
在所述基底上形成栅氧层；
在所述栅氧层的预设区域进行离子注入，所述预设区域为所述浅槽隔离结构与所述有源区交界处在所述栅氧层上对应的位置，以在所述浅槽隔离结构和所述有源区的交界处形成P型离子注入区，所述P型离子注入区位于所述源区和所述漏区之间，且所述P型离子注入区的深度大于或等于所述源区和/或漏区的深度，所述离子注入的注入离子为铟离子。
在本申请提供的半导体器件的制造方法中，所述在所述栅氧层的预设区域进行离子注入，包括：
对所述栅氧层的预设区域进行光刻处理，形成离子注入窗口；
通过所述离子注入窗口对所述基底进行离子注入。
在本申请提供的半导体器件的制造方法中，所述离子注入窗口的尺寸为0.4um*0.4um。
在本申请提供的半导体器件的制造方法中，所述离子注入窗口的关键尺寸为0.15um。
在本申请提供的半导体器件的制造方法中，所述光刻处理的光刻对位精度为30nm~40nm。
第二方面，本申请提供了一种半导体器件，所述半导体器件采用上述半导体器件的制造方法制成，所述半导体器件包括：
基底，所述基底内设置有源区和浅槽隔离结构，所述浅槽隔离结构围绕所述有源区设置，所述有源区包括源区和漏区，所述有源区的宽度为0.6um~1.5um；
栅氧层，所述栅氧层设置于所述基底上；
P型离子注入区，所述P型离子注入区设置于所述浅槽隔离结构和所述有源区的交界处，所述P型离子注入区位于所述源区和所述漏区之间，且所述P型离子注入区的深度大于或等于所述源区和/或漏区的深度，所述离子注入的注入离子为铟离子。
综上，本申请提供的半导体器件的制造方法包括：提供一基底，并在所述基底内形成有源区和浅槽隔离结构，所述浅槽隔离结构围绕所述有源区设置，所述有源区包括源区和漏区，所述有源区的宽度为0.6um~1.5um；在所述基底上形成栅氧层；在所述栅氧层的预设区域进行离子注入，所述预设区域为所述浅槽隔离结构与所述有源区交界处在所述栅氧层上对应的位置，以在所述浅槽隔离结构和所述有源区的交界处形成P型离子注入区，所述P型离子注入区位于所述源区和所述漏区之间，且所述P型离子注入区的深度大于或等于所述源区和/或漏区的深度，所述离子注入的注入离子为铟离子。本方案可以在浅槽隔离结构和有源区的交界处形成P型离子注入区，该P型离子注入区增加了有源区与浅沟槽结构交界处的空穴浓度，空穴与感应电荷层的负电荷复合，从而阻断漏电通道，减少半导体器件在特殊环境中的漏电问题。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的半导体器件的制造方法的流程示意图。
图2是本申请实施例提供的半导体器件的结构示意图。
图3是图2沿A-A线的剖面结构示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
除非另有定义，本申请所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本申请中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本申请所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
这里参考作为本申请的理想实施例的示意图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
本申请所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
STI中填充的氧化硅原子在电离环境下会吸收射线或者粒子等的能量而产生电子-空穴对。具有较大迁移率的电子很快离开氧化硅；而迁移率较小的空穴聚集在有源区与STI界面上形成空间正电荷层，同时在有源区界面建立感应负电荷层。而感应负电荷层会形成漏电通道，导致半导体器件出现漏电问题。
基于此，本申请实施例提供了一种半导体器件的制造方法及半导体器件。以下将通过具体实施例对本申请所示的技术方案进行详细说明。需要说明的是，以下实施例的描述顺序不作为对实施例优先顺序的限定。
请参阅图1-图3，图1是本申请提供的半导体器件的制造方法的流程示意图，图2-图3是本申请实施例提供的半导体器件的结构示意图。该半导体器件的制造方法的具体流程可以如下：
101、提供一基底，并在基底内形成有源区和浅槽隔离结构，浅槽隔离结构围绕有源区设置，有源区包括源区和漏区，有源区的宽度为0.6um~1.5um。
在一些实施例中，该基底10可以为半导体衬底。在另一实施例中，该基底10可以包括半导体衬底、埋层和外延层。其中，埋层和外延层依次层叠设置于半导体衬底上。可以理解的是，当该基底10为半导体衬底时，有源区11和浅槽隔离结构12设置于该半导体衬底内。当该基底10包括半导体衬底、埋层和外延层时，有源区11和浅槽隔离结构12设置于该外延层内。
其中，埋层可以为第一导电类型埋层，外延层可以为第二导电类型外延层。需要说明的是，第一导电类型为P型，第二导电类型为N型；或第一导电类型为N型，第二导电类型为P型。
在具体实施过程中，埋层可以通过对半导体衬底的上表层进行第一导电类型的离子注入而形成。比如，可以对半导体衬的上表层进行Sb离子注入以得到埋层。外延层的形成方法有多种，比如，物理气相沉积、化学气相沉积或者其他适合的方法。
其中，半导体衬底的材料可以采用单晶硅、碳化硅、砷化镓、磷化铟或锗硅等材料，半导体衬底的材料还可以是锗硅、Ⅲ-Ⅴ族元素化合物、碳化硅或其叠层结构，或绝缘体上硅结构，也可以是金刚石衬底或本领域技术人员公知的其他半导体材料衬底，例如，可以在单晶硅中注入P原子形成N型导电的半导体衬底，也可以在单晶硅中注入B原子形成P型导电的半导体衬底。在本实施例中，该半导体衬底的材料为单晶硅。
需要说明的是，该浅槽隔离结构12中填充的材料为氧化硅。有源区11和浅槽隔离结构12可以通过本领域通用技术形成，在此不再一一赘述。
102、在基底上形成栅氧层。
具体的，可以采用热氧化工艺对基底10进行氧化形成该栅氧层20。其中，热氧化可以是干氧氧化(氧气氧化）或者湿氧氧化（水汽氧化）。在本实施例中，采用炉管工艺进行热氧化工艺。
其中，炉管为半导体制程中广泛应用的热处理设备。可以应用于扩散工艺（diffusion）、阱区驱入工艺（drive-in）、氧化工艺（oxidation）、沉积工艺（deposition）和烧结生产工艺（sintering）等制程。炉管可以分为水平式和垂直式两种，在本实施例中，不对其进行限制。
可以理解的是，对于硅而言，只要在温度高于或等于1050℃的炉管中，通入氧气或水汽，自然可以将硅的表面予以氧化，生长干氧层或湿氧层。
本实施例中，炉管工艺指的是将硅置于温度高于或等于1050℃的炉管中，并通入氧气或水汽，使得硅表面发生氧化，生成二氧化硅。
103、在栅氧层的预设区域进行离子注入，预设区域为浅槽隔离结构与有源区交界处在栅氧层上对应的位置，以在浅槽隔离结构和有源区的交界处形成P型离子注入区，P型离子注入区位于源区和漏区之间，且P型离子注入区的深度大于或等于源区和/或漏区的深度，离子注入的注入离子为铟离子。
其中，该预设区域为浅槽隔离结构12与有源区11交界处(Active Area and STI’sInterface，AATI)在栅氧层20上对应的位置。
可以理解的是，有源区内设置有漏区121和源区122。而该P型离子注入区13位于漏区121和源区122之间。在具体实施过程中，该有源区11内还可以设置有阱、漂移区和沟道区等，其可以通过本领域常规技术手段形成，在此不再一一赘述。
需要说明的是，本申请实施例提供的半导体器件的漏电通道如图3中的线段“B”所示。因此，为了实现对漏电通道的阻断，该P型离子注入区13的深度大于或等于源区122的深度，或大于等于漏区121的深度。
在一些实施例中，可以对栅氧层20的预设区域进行光刻处理，形成离子注入窗口21，然后，通过该离子注入窗口21对基底10进行离子注入，从而在浅槽隔离结构12和有源区11的交界处形成P型离子注入区13。
具体的，可以在形成栅氧层20之后，在栅氧层20上涂覆光刻胶，然后按照预设图案对该光刻胶进行光刻，从而在该光刻胶上形成与栅氧层20的预设区域相对应的离子注入窗口21。
在一些实施例中，可以在形成P型注入区13之后，在栅氧层20上形成栅极结构30。
在本申请实施例中，离子注入的注入离子为铟离子，并在采用铟离子注入后，将有源区11的宽度由原来的3um减小为0.6um~1.5um。其中，有源区11的宽度指的是如图2所示的由左至右方向上的尺寸。
需要说明的是，采用原子量较大的铟取代硼作为注入元素后，铟在后续热过程中不易向沟道区域扩散，故不会导致半导体器件的阈值电压升高，饱和电流降低，不存在驱动能力不足的风险，从而提高半导体器件的良率与可靠性。
经实验表明，相对于硼注入，采用铟注入，半导体器件的阈值电压从1.5V降低到0.6V，饱和电流从30~60uA增大到100~120uA，驱动能力得到极大增强，满足电路需求。并且，当采用硼离子注入到有源区11宽度为0.6um~1.5um的半导体器件时，由于饱和电流较小，驱动能力不足，导致良率几乎为0。而采用铟离子注入时，良率提高到90%以上，符合良率要求。
另外一方面，基于本申请实施例提供的半导体器件而言，当离子注入的注入离子为铟离子时，相对于离子注入的注入离子为硼离子时注入窗口的尺寸也可以增加，从而降低光刻工艺的难度。
经实验表明，当离子注入的注入离子为硼离子时，注入离子所需的离子注入窗口21尺寸为0.1um*0.15um，其中，离子注入窗口21与有源区11的相交尺寸为0.05um，与浅槽隔离结构12的相交尺寸为0.1um。并且，此时离子注入窗口21的关键尺寸仅为0.15um，光刻处理的光刻对位精度仅为10nm，对光刻工艺提出了很高的要求；此时的离子注入窗口21曝光后为椭圆形结构，对工艺的稳定性与监控提出了很大的挑战。
而当离子注入的注入离子为铟离子时，注入离子所需的离子注入窗口21尺寸为0.4um*0.4um，其中，离子注入窗口21与有源区11的相交尺寸为0.15um，与浅槽隔离结构12的相交尺寸为0.3um。并且，此时离子注入窗口21的关键尺寸为0.15um，光刻处理的光刻对位精度为30nm~40nm，降低了光刻工艺的难度。且曝光后的离子注入窗口21形状为方形，有利于工艺的稳定与在线监控。
需要说明的是，离子注入窗口21尺寸指的是在图2视图前提下的长度和宽度。离子注入窗口21与有源区11的相交尺寸指的是在图2视图前提下离子注入窗口21与有源区11的相交宽度。离子注入窗口21与浅槽隔离结构12的相交尺寸指的是在图2视图前提下离子注入窗口21与浅槽隔离结构12的相交宽度。离子注入窗口21的关键尺寸即为离子注入窗口21与有源区11的相交尺寸。
因此，本申请实施例采用铟离子为注入离子时，可以采用0.6um~1.5um宽度的有源区11代替原3um的有源区11在电路中实现功能，使器件面积微缩为原来的20%，芯片面积变为原来的75%，这极大的减少了芯片面积，提高了芯片集成度；另一方面，离子注入窗口21尺寸增加，可以降低光刻工艺的难度，起到降低成本及提供效率的作用。
还有，本申请实施例采用铟离子为注入离子时，由于铟离子在热过程中不易向沟道区域扩散。并且，本申请实施例还将离子注入的流程由栅氧层20形成之前注入改为在栅氧层20形成之后注入，从而达到减少热过程，以减少元素扩散。因此，本申请实施例可以降低半导体器件的驱动能力不足的几率，良率得到保障。
综上，本申请实施例提供的半导体器件的制造方法包括提供一基底10，并在基底10内形成有源区11和浅槽隔离结构12；在基底10上形成栅氧层20；在栅氧层20的预设区域进行离子注入，以在浅槽隔离结构12和有源区11的交界处形成P型离子注入区13。本方案可以在浅槽隔离结构12和有源区11的交界处形成P型离子注入区13，该P型离子注入区13增加了有源区11与浅沟槽结构交界处的空穴浓度，空穴与感应电荷层的负电荷复合，从而阻断漏电通道，减少半导体器件在特殊环境中的漏电问题。
如图3所示，本申请实施例还提供了一种半导体器件，该半导体器件由上述半导体器件的制造方法制成，该半导体器件可以包括基底10、栅氧层20和P型离子注入区13。
其中，基底10内设置有源区11和浅槽隔离结构12，栅氧层20设置于基底10上，P型离子注入区13设置于浅槽隔离结构12和有源区11的交界处。
可以理解的是，有源区内设置由漏区121和源区122。而该P型离子注入区13位于漏区121和源区122之间。
需要说明的是，本申请实施例提供的半导体器件的漏电通道如图3中的线段“B”所示。因此，为了实现对漏电通道的阻断，该P型离子注入区13的深度大于或等于源区122的深度，或大于等于漏区121的深度。
综上，本申请实施例提供的该半导体器件可以包括基底10、栅氧层20和P型离子注入区13。其中，基底10内设置有源区11和浅槽隔离结构12，栅氧层20设置于基底10上，P型离子注入区13设置于浅槽隔离结构12和有源区11的交界处。该P型离子注入区13增加了有源区11与浅沟槽结构交界处的空穴浓度，空穴与感应电荷层的负电荷复合，从而阻断漏电通道，减少半导体器件在特殊环境中的漏电问题。
需要说明的是，本实施例中的名词含义与上述半导体器件的制造方法实施例中的名词含义相同，具体实现细节可以参考上述半导体器件的制造方法实施例中的说明。
以上对本申请所提供的半导体器件的制造方法及半导体器件进行了详细介绍，本申请中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
Claims (6)
1.一种半导体器件的制造方法，其特征在于，包括：
提供一基底，并在所述基底内形成有源区和浅槽隔离结构，所述浅槽隔离结构围绕所述有源区设置，所述有源区包括源区和漏区，所述有源区的宽度为0.6um~1.5um；
在所述基底上形成栅氧层；
在所述栅氧层的预设区域进行离子注入，所述预设区域为所述浅槽隔离结构与所述有源区交界处在所述栅氧层上对应的位置，以在所述浅槽隔离结构和所述有源区的交界处形成P型离子注入区，所述P型离子注入区位于所述源区和所述漏区之间，且所述P型离子注入区的深度大于或等于所述源区和/或漏区的深度，所述离子注入的注入离子为铟离子。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述在所述栅氧层的预设区域进行离子注入，包括：
对所述栅氧层的预设区域进行光刻处理，形成离子注入窗口；
通过所述离子注入窗口对所述基底进行离子注入。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述离子注入窗口的尺寸为0.4um*0.4um。
4.如权利要求2所述的半导体器件的制造方法，其特征在于，所述离子注入窗口的关键尺寸为0.15um。
5.如权利要求2所述的半导体器件的制造方法，其特征在于，所述光刻处理的光刻对位精度为30nm~40nm。
6.一种半导体器件，其特征在于，所述半导体器件采用权利要求1至5任一项所述半导体器件的制造方法制成，所述半导体器件包括：
基底，所述基底内设置有源区和浅槽隔离结构，所述浅槽隔离结构围绕所述有源区设置，所述有源区包括源区和漏区，所述有源区的宽度为0.6um~1.5um；
栅氧层，所述栅氧层设置于所述基底上；
P型离子注入区，所述P型离子注入区设置于所述浅槽隔离结构和所述有源区的交界处，所述P型离子注入区位于所述源区和所述漏区之间，且所述P型离子注入区的深度大于或等于所述源区和/或漏区的深度，所述离子注入的注入离子为铟离子。
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| CN101752254A (zh) * | 2008-12-22 | 2010-06-23 | 中芯国际集成电路制造(上海)有限公司 | 形成离子注入区的方法、mos晶体管及其制造方法 |
| CN110957218A (zh) * | 2018-09-26 | 2020-04-03 | 无锡华润微电子有限公司 | 半导体元器件的制造方法及半导体元器件 |
| CN116613105A (zh) * | 2023-06-14 | 2023-08-18 | 杭州积海半导体有限公司 | 利用体硅衬底制作soi器件的方法及soi器件 |
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