CN204792800U - 具有高效能的静电防护能力的功率晶体管 - Google Patents

Abstract

一种具有高效能静电防护能力的功率晶体管，包含第一型态的第一掺杂层、二第一栅极、第二型态的第一阱区、第一型态的二第二掺杂区、第一金属接触、第二型态的二第二阱区及第二金属接触。第一掺杂层形成于半导体基底背面，作为漏极。第一栅极设于半导体基底上表面上。第一阱区形成于上表面。第一型态互补于第二型态。第二掺杂区形成于上表面与第一阱区内。第一金属接触电接触第二掺杂区与第一阱区，作为第一源极。第一栅极可控制漏极与第一源极间电连接。第二阱区形成于上表面。第二金属接触电性接触第二阱区间的上表面，作为第二源极。第二阱区与第二金属接触间的电压差可控制漏极与第二源极间的电连接，当电压差为0V时，漏极电连接至第二源极。

Description

具有高效能的静电防护能力的功率晶体管

技术领域

本实用新型涉及一静电放电防护装置，尤其是涉及一种具有高效能的静电防护能力的功率晶体管。

背景技术

在电源管理领域中，功率晶体管(powertransistor)除了需要负担高功率操作之外，往往也必须承担剧烈的电流/电压变化。因此，功率晶体管往往会占据了半导体芯片上相当大的面积，也必须要有特殊的结构设计，来符合这些所要的规格。

图1A显示现有的一功率晶体管芯片10，其提供具有垂直式(vertical)双重扩散金属氧化物半场效晶体管(double-diffusedMOSFET，DMOS)架构的高功率晶体管，可用于电源管理电路。功率晶体管芯片10的边缘有一封环(sealring)12，用来承受芯片切割过程所产生的应力。元件区16与封环12之间有一边际区(terminationregion)14，设计来承受功率晶体管芯片10操作时可能产生的高电压，其可能高达500V。元件区16中具有许多平行的栅结构，栅结构上形成有一源接合垫(sourcepad)18以及一栅接合垫(gatepad)19。

图1B显示图1A中从AA线看过去的剖视图。半导体基底11包含有一N型的外延层4，形成在N+掺杂层3上，这里的N+表示掺杂浓度较高的N型半导体。N+掺杂层3下镀上一背面金属层2，作为功率晶体管芯片10的一漏极。在半导体基底11的上表面形成有平行连接的DMOS结构。栅极8被一多晶硅间介电(inter-polydielectric，IPD)区块7所覆盖，而两两IPD区块7间有金属接触(metalcontact)17。举例来说，金属层9电连接到图1A中的源接合垫18，也通过金属接触17，与N+掺杂区6与P阱区5形成电接触，作为功率晶体管芯片10的源极。栅极8则电连接到栅接合垫19。栅极8的电压准位，可以控制功率晶体管芯片10的源极与漏极之间的电连接。

静电放电防护是功率晶体管芯片10所需要符合的规格其中一项。如何提升功率晶体管芯片10的静电防护能力，且维持功率晶体管芯片10的芯片大小，一直是业界所努力的目标。

实用新型内容

本实用新型的目的在于提供一种具有高效能静电放电防护的垂直型功率晶体管，以解决上述问题。

为达上述问题，本实用新型揭露一种具有高效能静电放电防护的垂直型功率晶体管，其包含有第一型态的一第一掺杂层、二第一栅极、第二型态的一第一阱区、第一型态的二第二掺杂区、一第一金属接触、二第二栅极、第二型态的一第二阱区、第一型态的一第三掺杂区、以及一第二金属接触。该第一掺杂层形成于一半导体基底的一背面，作为一漏极。该二个第一栅极设于该半导体基底的一上表面之上。该第一阱区形成于该上表面。该第一型态互补于该第二型态。该二个第二掺杂区形成于该上表面与该第一阱区内。该第一金属接触电性接触该二个第二掺杂区与该第一阱区，作为一第一源极。该二个第一栅极可控制该漏极与该第一源极之间的电连接。该二个第二栅极与该第一栅极共平面地设于该上表面之上。该第二阱区形成于该上表面。该第三掺杂区与该第二掺杂区共平面地形成于该上表面与该第二阱区内。该第二金属接触电性接触该二个第二掺杂区，作为一第二源极。该二个第二栅极可控制该漏极与该第二源极之间的电连接。该第三掺杂区阻隔，使该第二金属接触不接触该第二阱区。

该二个第二栅极与第一栅极相互电连接。

该第二掺杂区与该第三掺杂区以相同的制作工艺方法形成。

该二个第一栅极与该二个第二栅极以相同的制作工艺方法形成。

该第一型态为N型，该第二型态为P型。

该第一掺杂层之下形成有一背面金属层，作为该漏极。

该垂直型功率晶体管还包含有：隔绝架构，设于该上表面之上，用以隔绝该第一与第二阱区之间的电连接。

该隔绝架构包含有一场氧化层区块，形成于该第一与第二阱区之间。

该隔绝架构包含有一多晶硅间介电区块，形成于该第一与第二阱区之间。

该隔绝架构包含有一冗余栅极，夹于该多晶硅间介电区块与该半导体基底之间，该冗余栅极固定地电连接至该第一金属接触。

本实用新型另揭露一种具有高效能静电放电防护的垂直型功率晶体管，包含有第一型态的一第一掺杂层、二第一栅极、第二型态的一第一阱区、第一型态的二第二掺杂区、一第一金属接触、第二型态的二第二阱区、以及一第二金属接触。该第一掺杂层形成于一半导体基底的一背面，作为一漏极。该二个第一栅极设于该半导体基底的一上表面之上。该第一阱区形成于该上表面。该第一型态互补于该第二型态。该二个第二掺杂区形成于该上表面与该第一阱区内。该第一金属接触电性接触该二个第二掺杂区与该第一阱区，作为一第一源极。该二个第一栅极可控制该漏极与该第一源极之间的电连接。该二个第二阱区形成于该上表面。该第二金属接触电性接触该二个第二阱区之间的该上表面，作为一第二源极。该二个第二阱区与该第二金属接触之间的电压差可控制该漏极与该第二源极之间的电连接，且当该电压差为0V时，该漏极电连接至该第二源极。

该二个第二阱区上形成有数个多晶硅间介电区块，使该第二金属接触不接触该二个第二阱区。

该垂直型功率晶体管还包含有：第一型态的一第三掺杂区，与该第二掺杂区共平面地形成于该上表面与该二个第二阱区之间，用以电连接该第二金属接触与该漏极。

该垂直型功率晶体管还包含有：隔绝架构，设于该上表面之上，用以隔绝该第一与第二阱区之间的电连接。

该隔绝架构包含有一场氧化层区块，形成于该第一阱区其中之一与第二阱区其中之一之间。

该垂直型功率晶体管还包含有一多晶硅间介电区块，形成于该第一金属接触与该第二金属接触之间的该上表面之上，该多晶硅间介电区块上形成有一第一金属层、一第二金属层、以及介于该第一与第二金属层之间的一间隙。

本实用新型的优点在于，通过上述结构的改进，从而提升功率晶体管芯片的静电防护能力，且维持了功率晶体管芯片的芯片大小。

附图说明

图1A为现有的一功率晶体管芯片的示意图；

图1B为图1A中从AA线看过去的剖视图；

图2A为本实用新型所实施的一功率晶体管芯片以及一局部放大图；

图2B为图2A中从BB线看过去的剖视图；

图2C为图2B中的等效电路图；

图3为本实用新型所实施的一功率晶体管芯片的示意图；

图4A为本实用新型所实施的一功率晶体管芯片以及一局部放大图；

图4B为图4A中从CC线看过去的剖视图；

图4C为图4B中的等效电路图；

图5为本实用新型所实施的一功率晶体管芯片的示意图。

符号说明

2背面金属层

3N+掺杂层

4N型的外延层

5P阱区

6N+掺杂区

7多晶硅间介电区块

8栅极

9金属层

10功率晶体管芯片

11半导体基底

12封环

14边际区

16元件区

17金属接触

18源接合垫

19栅接合垫

22元件区

100功率晶体管芯片

102钳制接合垫

103虚线区域

104栅金属线

106场氧化区块

108半导体基底

120N+掺杂区

122P阱区

124栅极

126多晶硅间介电区块

128金属层

130金属接触

200功率晶体管芯片

202IPD区块

204栅极

400功率晶体管芯片

402元件区

404钳制接合垫

406虚线区域

408场氧化区块

410P阱区

412N+掺杂区

414金属接触

416金属层

418、418a多晶硅间介电区块

502间隙

D_ESD1、D_ESD2、D_N二极管

JT_ESDN型场效晶体管

MN_ESD、MN_NDMOS

R_N等效电阻

T_ESD、T_N双接面晶体管

具体实施方式

图2A为依据本实用新型所实施的一功率晶体管芯片100以及一局部放大图。类似图1A的功率晶体管芯片10，图2A中的功率晶体管芯片100，由外而内，有封环12、边际区14、与元件区22。与图1A的功率晶体管芯片10不同的，元件区22中除了有源接合垫18与栅接合垫19之外，还增加有钳制接合垫(clampingpad)102，其可以在一静电放电事件中，适时地释放能量。源接合垫18、栅接合垫19与钳制接合垫102在封装时，其上都可以用来承接接合焊线(bondingwire)，电连接到其他集成电路芯片或是集成电路接脚(pin)。

图2A的右半部显示功率晶体管芯片100中虚线区域103的放大示意图。虚线区域103中有许多的栅线(gateline)，每一个都可以作为一个DMOS的栅极，电连接到到栅金属线104，然后电连接到栅接合垫19。钳制接合垫102大约地被一场氧化区块106所围绕。

图2B显示图2A中从BB线看过去的剖视图。图2B中，位于场氧化区106左半部的结构，大致与图1B相同，为业界具有一般知识者可以参考现有技术而得知，为了简洁的缘故，不再累述。场氧化区块106形成于半导体基底108的上表面。如同图2B中位于场氧化区块106的右半部所示，N+掺杂区120与P阱区122形成于半导体基底108的上表面，而栅极124形成于半导体基底108的上表面之上。在一实施例中，N+掺杂区120与N+掺杂区6采用一相同光掩模，经历相同的制作工艺而形成。类似的，P阱区122与P阱区5采用另一相同光掩模，经历相同的制作工艺而形成。栅极124与栅极8共平面，也采用另一相同光掩模，经历相同的制作工艺而形成。场氧化区块106隔绝P阱区122与5之间的电连接。

与栅极8类似的，栅极124被一多晶硅间介电(inter-polydielectric，IPD)区块126所覆盖，而两两IPD区块126间有金属接触130。IPD区块126上有一图案化的金属层128，其与金属层9在同一时间形成与图案化。金属层128电连接到钳制接合垫102。

与N+掺杂区6不同的，N+掺杂区120从一个栅极124的下方，一直延伸到另一个栅极124的下方。因此，N+掺杂区120阻隔，使金属接触130不接触到P阱区122。尽管在图2B中，金属接触130没有接触到P阱区122，但是P阱区122可能在其他的位置，与金属层128产生电连接。

图2B中同时显示了寄生于功率晶体管芯片100中的等效电路图，其整理于图2C中。位于场氧化区块106的左边，除了真正需要的DMOSMN_N之外，还寄生了NPN双接面晶体管(bipolarjunctiontransistor，BJT)T_N、P阱区5与外延层4之间的二极管D_N、以及P阱区5位于N+掺杂区6下方的区域到金属接触17之间的等效电阻R_N。位于场氧化区块106的右边则有DMOSMN_ESD、NPNBJTT_ESD、二极管D_ESD1(P阱区122与外延层4之间)、与二极管D_ESD2(P阱区122与N+掺杂区120之间)。简单来说，因为N+掺杂区120的阻隔，所以图2B左边的等效电阻R_N，在右边被二极管D_ESD2所取代。

当一ESD正脉冲出现于功率晶体管芯片100的漏极，而其功率晶体管芯片100的源接合垫18、栅接合垫19与钳制接合垫102都大致接地时，P阱区5与P阱区122的电压都会因电容耦合而随着漏极的电压上升而上升。但是，因为等效电阻R_N的存在，所以P阱区5的电压上升速率将会远小于P阱区122的电压上升速率。一旦P阱区122的电压高过0.7V，NPNBJTT_ESD将导通，而快速的释放掉ESD能量，用于保护整个功率晶体管芯片100。

在正常操作时，功率晶体管芯片100的漏极可以接到一高电压(大于400V)，源接合垫18与钳制接合垫102都大致接地，而栅接合垫19可以受控于一电源控制器，使DMOSMN_ESD与MN_N一同被驱动，来作为开关。

实务上，为了避免正常操作时，漏极的电压因为DMOSMN_ESD与MN_N的关闭，漏极的电压突然升起，所可能导致NPNBJTT_ESD误触发的情况，钳制接合垫102可以通过外接的一个电阻，而耦接到地，而源接合垫18则是直接连接到地。这样，就可以限制NPNBJTT_ESD触发时的电流量。

相较于图1A中的功率晶体管芯片10，功率晶体管芯片100除了可以维持原本的驱动能力，且芯片面积大约维持不变，但可以有较佳的ESD防护力。

图2B中的场氧化区106作为一隔绝架构，隔绝P阱区122与5之间的电连接，但本实用新型并不限于此。图3显示依据本实用新型所实施的一功率晶体管芯片200，其采用一栅极204与一IPD区块202，来隔绝P阱区122与5之间的电连接。与栅极8与124不同的，栅极204电连接至源接合垫18，确保栅极204下方不会产生导通通道。

图4A为依据本实用新型所实施的一功率晶体管芯片400以及一局部放大图。与图2A相类似地，图4A中的功率晶体管芯片400，由外而内，有封环12、边际区14、与元件区402。元件区402有源接合垫18、栅接合垫19、以及钳制接合垫404。钳制接合垫404可以在一静电放电事件中，适时地释放能量。源接合垫18、栅接合垫19与钳制接合垫404在封装时，其上都可以用来承接接合焊线，电连接到其他集成电路芯片或是集成电路接脚。

图4A的右半部显示功率晶体管芯片400中虚线区域406的放大图。虚线区域406中有许多的栅线，每一个都可以作为一个DMOS的栅极，电连接到栅金属线104，然后电连接到栅接合垫19。钳制接合垫404大约地被一场氧化区块408所围绕。

图4B显示图4A中从CC线看过去的剖视图。图4B中，位于场氧化区408左半部的结构，可以参阅本说明书先前的说明得知，为了简洁的缘故，不再累述。如同图4B中位于场氧化区408的右半部所示，N+掺杂区412与P阱区410形成于半导体基底108的上表面，每一N+掺杂区412位于二P阱区410间的半导体基底108的上表面，其被金属接触414所电性接触，而全部电连接到金属层416。金属层416电连接到钳制接合垫404。多晶硅间介电区块418防止金属层416接触到P阱区410。所有的P阱区410都电连接到源接合垫18。在一实施例中，N+掺杂区412与N+掺杂区6采用一相同光掩模，经历相同的制作工艺而形成。类似的，P阱区410与P阱区5采用另一相同光掩模，经历相同的制作工艺而形成。金属层416与9采用一相同光掩模，经历相同的制作工艺而形成。

图4B中同时显示了寄生于功率晶体管芯片400中的等效电路图，其整理于图4C中。位于场氧化区块106的左半部，可以参考图2B得知。位于场氧化区块106的右半部则有数个相并连的N型场效晶体管(junctionfieldeffecttransistor，JFET)JT_ESD，其以金属接触414作为源极，以背面金属层2作为漏极，以P阱区410作为控制栅。所以P阱区410与金属接触414之间的电压差，可以控制背面金属层2与金属接触414之间的电连接。而且，JFETJT_ESD为一空乏型(depletionmode)JFET。换言之，当P阱区410与金属接触414之间的电压差为0V时，背面金属层2与金属接触414相互电连接。

当一ESD正脉冲出现于功率晶体管芯片400的漏极，而其功率晶体管芯片400的源接合垫18、栅接合垫19与钳制接合垫404都大致接地时，因为JFETJT_ESD为一空乏型JFET，所以ESD的能量将直接释放到钳制接合垫404，用于保护整个功率晶体管芯片400。

在正常操作时，功率晶体管芯片400的漏极可以接到一高电压(大于400V)，源接合垫18大致接地，钳制接合垫404可以电连接到一滤波电容。一旦滤波电容的电容电压高到一定程度时，JFETJT_ESD就会自动关闭。因此，JFETJT_ESD可以当作一高压启动晶体管(Hi-Vstartuptransistor)。

相较于图1A中的功率晶体管芯片10，功率晶体管芯片400可以额外提供高压启动的功能，且有较佳的ESD防护力。

图4B中的场氧化区408来大约定义出JFETJT_ESD的所在位置，但本实用新型并不限于此。图5显示依据本实用新型所实施的一功率晶体管芯片500，其仅仅用金属层416与9之间的间隙502，来定义JFETJT_ESD的所在位置。而间隙502是在图案化形成金属层416与9时，同时产生的，并不会有增加任何的制作工艺成本。在图5中，多晶硅间介电区块418a形成于金属接触17与金属接触414之间的上表面之上。相较于图4B中的功率晶体管芯片400，功率晶体管芯片500可以有更少的芯片成本。

Claims (16)

1.一种具有高效能静电放电防护的垂直型功率晶体管，其特征在于，该垂直型功率晶体管包含有：

第一型态的第一掺杂层，形成于一半导体基底的背面，作为一漏极；

二第一栅极，设于该半导体基底的上表面之上；

第二型态的第一阱区，形成于该上表面，其中，该第一型态互补于该第二型态；

第一型态的二第二掺杂区，形成于该上表面与该第一阱区内；

第一金属接触，电性接触该二个第二掺杂区与该第一阱区，作为一第一源极，其中，该二个第一栅极可控制该漏极与该第一源极之间的电连接；

二第二栅极，与该第一栅极共平面地设于该上表面之上；

第二型态的第二阱区，形成于该上表面；

第一型态的第三掺杂区，与该第二掺杂区共平面地形成于该上表面与该第二阱区内；以及

第二金属接触，电性接触该二个第二掺杂区，作为一第二源极，其中，该二个第二栅极可控制该漏极与该第二源极之间的电连接；

其中，该第三掺杂区阻隔，使该第二金属接触不接触该第二阱区。

2.如权利要求1所述的垂直型功率晶体管，其特征在于，该二个第二栅极与第一栅极相互电连接。

3.如权利要求1所述的垂直型功率晶体管，其特征在于，该第二掺杂区与该第三掺杂区以相同的制作工艺方法形成。

4.如权利要求1所述的垂直型功率晶体管，其特征在于，该二个第一栅极与该二个第二栅极以相同的制作工艺方法形成。

5.如权利要求1所述的垂直型功率晶体管，其特征在于，该第一型态为N型，该第二型态为P型。

6.如权利要求1所述的垂直型功率晶体管，其特征在于，该第一掺杂层之下形成有一背面金属层，作为该漏极。

7.如权利要求1所述的垂直型功率晶体管，其特征在于，该垂直型功率晶体管还包含有：

隔绝架构，设于该上表面之上，用以隔绝该第一与第二阱区之间的电连接。

8.如权利要求7所述的垂直型功率晶体管，其特征在于，该隔绝架构包含有场氧化层区块，形成于该第一与第二阱区之间。

9.如权利要求7所述的垂直型功率晶体管，其特征在于，该隔绝架构包含有多晶硅间介电区块，形成于该第一与第二阱区之间。

10.如权利要求9所述的垂直型功率晶体管，其特征在于，该隔绝架构包含有冗余栅极，夹于该多晶硅间介电区块与该半导体基底之间，该冗余栅极固定地电连接至该第一金属接触。

11.一种具有高效能静电放电防护的垂直型功率晶体管，其特征在于，该该垂直型功率晶体管包含有：

第一型态的第一掺杂层，形成于一半导体基底的背面，作为一漏极；

二第一栅极，设于该半导体基底的上表面之上；

第二型态的第一阱区，形成于该上表面，其中，该第一型态互补于该第二型态；

第一型态的二第二掺杂区，形成于该上表面与该第一阱区内；

第一金属接触，电性接触该二个第二掺杂区与该第一阱区，作为一第一源极，其中，该二个第一栅极可控制该漏极与该第一源极之间的电连接；

第二型态的二第二阱区，形成于该上表面；以及

第二金属接触，电性接触该二个第二阱区之间的该上表面，作为一第二源极，其中，该二个第二阱区与该第二金属接触之间的电压差可控制该漏极与该第二源极之间的电连接，且当该电压差为0V时，该漏极电连接至该第二源极。

12.如权利要求11所述的垂直型功率晶体管，其特征在于，该二个第二阱区上形成有数个多晶硅间介电区块，使该第二金属接触不接触该二个第二阱区。

13.如权利要求11所述的垂直型功率晶体管，其特征在于，该垂直型功率晶体管还包含有：

第一型态的第三掺杂区，与该第二掺杂区共平面地形成于该上表面与该二个第二阱区之间，用以电连接该第二金属接触与该漏极。

14.如权利要求11所述的垂直型功率晶体管，其特征在于，该垂直型功率晶体管还包含有：

隔绝架构，设于该上表面之上，用以隔绝该第一与第二阱区之间的电连接。

15.如权利要求14所述的垂直型功率晶体管，其特征在于，该隔绝架构包含有一场氧化层区块，形成于该第一阱区其中之一与第二阱区其中之一之间。

16.如权利要求11所述的垂直型功率晶体管，其特征在于，该垂直型功率晶体管还包含有多晶硅间介电区块，形成于该第一金属接触与该第二金属接触之间的该上表面之上，该多晶硅间介电区块上形成有第一金属层、第二金属层、以及介于该第一与第二金属层之间的间隙。