JPWO2007029375A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

本発明は、ＳｉＣ基板を用いた半導体装置において、ＪＴＥ層が、固定電荷の影響をほとんど受けずに済み、安定した絶縁破壊耐圧を得ることができる、半導体装置等を提供することを目的とする。本発明の第一の形態に係わる半導体装置は、ｎ型の導電性を有するＳｉＣエピ層（２）と、ＳｉＣエピ層（２）の表面内に形成されており、ｐ型の導電性を有する不純物層（３）と、不純物層（３）に隣接して形成されており、ｐ型の導電性を有しており、不純物層（３）よりも不純物濃度の低いＪＴＥ層（５）とを、備えている。ここで、ＪＴＥ層（５）は、ＳｉＣエピ層（２）の上面から所定の距離だけ隔てた位置に、形成されており、ＪＴＥ層（５）の上方は、ｎ型の導電性を有するＳｉＣ領域（１０）が形成されている。

Description

この発明は、半導体装置および半導体装置の製造方法に係る発明であり、特に、ＳｉＣ基板内にＪＴＥ層が形成されている、半導体装置および半導体装置の製造方法に関するものである。
ＳｉＣ基板を用いた、ショットキーダイオード、ｐｎダイオード、ＭＯＳＦＥＴなどのパワー半導体装置が、従来より存在する。当該パワー半導体装置では、ｐｎ接合部に電界が集中することを防止するために、様々な終端構造が導入されている。そして、当該様々な終端構造の一つに、ＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔａｉｏｎ Ｅｄｇｅ）構造がある（例えば、非特許文献１）。
当該ＪＴＥ構造は、イオン注入により容易に形成できる、という特徴を有している。さらに、当該ＪＴＥ構造は、絶縁破壊時においてＪＴＥ層が完全に空乏化するように、ＪＴＥ層のキャリア濃度を設計すれば良く、当該ＪＴＥ構造の設計が容易である、という特徴も有している。
また、ＪＴＥ表面の電界強度を下げるために、ｐｎ接合とＪＴＥを第三の層によって被覆する工夫もされている（たとえば特許文献１）。
Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ著、「ＰＯＷＥＲ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ」、ｐｐ１１１−ｐｐ１１３ 特表２００２−５０７３２５号公報
非特許文献１に係わるＪＴＥ層は、ＪＴＥ層と当該ＪＴＥ層上に形成される保護膜との界面付近の電荷等（特に、固定電荷）の影響を受けやすい。そして、当該界面付近の固定電荷量が変化すると、パワー半導体装置の絶縁破壊電圧が大きく下がってしまう。また、上記保護膜の形成条件等が異なると、上記界面付近の固定電荷量が大きく変化し、これに伴い、パワー半導体装置の絶縁破壊電圧が大きく変化する。
つまり、非特許文献１に係わるＪＴＥ構造を有するパワー半導体装置では、絶縁破壊電圧を安定させることが、困難であった。
ＳｉＣ基板を用いた、パワー半導体装置において、当該ＪＴＥ界面付近の固定電荷量の影響を受け難いＪＴＥ構造として、特許文献１に係わるＪＴＥ構造（つまり、ｐｎ接合およびＪＴＥが第三の層によって被覆されている）がある。
しかし、特許文献１におけるＪＴＥ構造においても第三の層が必ずしもｎ型のＳｉＣではなく、第三の層とその上に形成される保護膜との間の界面付近の固定電荷量が保護膜の形成条件によって大きく変化することを解決することはできない。また、第三の層とＳｉＣ基板が電気的に接続しておらず、第三の層の電位が安定しないという問題を持つ。そこで、本発明は、ＳｉＣ基板を用いた半導体装置において、ＪＴＥ構造（ＪＴＥ層）を備える場合であっても、当該ＪＴＥ層が、固定電荷の影響をほとんど受けずに済み、安定した絶縁破壊耐圧を得ることができる、半導体装置およびその製造方法を提供することを目的とする。
本発明に係る請求項１に記載の半導体装置は、ｎ型の導電性を有するＳｉＣ領域と、前記ＳｉＣ領域の表面内に形成されており、ｐ型の導電性を有する不純物層と、前記不純物層に隣接して形成されており、ｐ型の導電性を有しており、前記不純物層よりも不純物濃度の低いＪＴＥ層とを、備えており、前記ＪＴＥ層は、前記ＳｉＣ領域の上面から所定の距離だけ隔てた位置に、形成されており、前記ＪＴＥ層の上方は、ｎ型の導電性を有する領域が形成されている。
また、請求項２に記載の半導体装置は、ｎ型の導電性を有するＳｉＣ領域と、前記ＳｉＣ領域の表面内に形成されており、ｐ型の導電性を有する第一の不純物層と、前記ＳｉＣ領域の表面内において、前記第一の不純物層に隣接して形成されており、ｐ型の導電性を有しており、前記第一の不純物層よりも不純物濃度の低いＪＴＥ層と、少なくも前記ＪＴＥ層上に形成されており、ｎ型の導電性を有する第二の不純物層と、を備えている。
また、請求項４に記載の半導体装置の製造方法は、（Ａ）ｎ型の導電性を有する、ＳｉＣ領域の表面内に、ｐ型の導電性を有する不純物層を形成する工程と、（Ｂ）前記不純物層の隣接する領域の前記ＳｉＣ領域に対して、イオン注入を施し、前記不純物層に隣接し、前記不純物層よりも不純物濃度の低い、第一のＪＴＥ層を形成する工程とを、備えており、前記工程（Ｂ）は、前記イオン注入のエネルギーを変化させることにより、前記ＳｉＣ領域の第一の深さから、前記ＳｉＣ領域の表面に至らない第二の深さにかけて、前記第一のＪＴＥ層を形成する工程である。
また、請求項６に記載の半導体装置の製造方法は、（Ａ）ｎ型の導電性を有する、ＳｉＣ領域の表面内に、ｐ型の導電性を有する不純物層を形成する工程と、（Ｂ）前記不純物層の隣接する領域の前記ＳｉＣ領域に対して、イオン注入を施し、前記不純物層に隣接し、前記不純物層よりも不純物濃度の低い、第一のＪＴＥ層を形成する工程とを、備えており、前記工程（Ｂ）は、前記イオン注入のエネルギーを変化させることにより、前記ＳｉＣ領域の第一の深さから、前記ＳｉＣ領域の表面にかけて、ｐ型のイオン注入を行った後に、前記ＳｉＣ領域の表面から第二の深さにかけてｎ型のイオン注入を行うことにより、前記第一のＪＴＥ層を形成する工程である。
また、請求項８に記載の半導体装置の製造方法は、（ａ）ｎ型の導電性を有する、ＳｉＣ領域の表面内に、ｐ型の導電性を有する第一の不純物層を形成する工程と、（ｂ）前記ＳｉＣ領域の表面内において、前記第一の不純物層に隣接して、前記第一の不純物層よりも不純物濃度の低い、第一のＪＴＥ層を形成する工程と、（ｃ）所定のドーパントを用いたエピタキシャル成長により、前記ＳｉＣ領域上面に、ｎ型の導電性を有するエピ膜を形成する工程と、（ｄ）前記エピ膜の所定の部分を除去することにより、少なくとも前記第一のＪＴＥ層上に、ｎ型の導電性を有する第二の不純物層を残存させる工程とを、備えている。
また、請求項１０に記載の半導体装置の製造方法は、（ａ）ｎ型の導電性を有する、ＳｉＣ領域の表面内に、ｐ型の導電性を有する第一の不純物層を形成する工程と、（ｂ）前記ＳｉＣ領域の表面内において、前記第一の不純物層に隣接して、前記第一の不純物層よりも不純物濃度の低い、第一のＪＴＥ層を形成する工程と、（ｃ）所定のドーパントを用いたエピタキシャル成長により、前記ＳｉＣ領域上面に、ｎ型の導電性を有するエピ膜を形成する工程と、（ｄ）前記エピ膜の所定の部分を除去することにより、少なくとも前記第一のＪＴＥ層上に、ｎ型の導電性を有する第二の不純物層を残存させる工程と、（ｅ）前記第二の不純物層にｎ型のイオン注入を行う工程とを、備えている。
また、請求項１２に記載の半導体装置の製造方法は、（ａ）ｎ型の導電性を有する、ＳｉＣ領域の表面内に、ｐ型の導電性を有する第一の不純物層を形成する工程と、（ｂ）前記ＳｉＣ領域の表面内において、前記第一の不純物層に隣接して、前記第一の不純物層よりも不純物濃度の低い、第一のＪＴＥ層を形成する工程と、（ｃ）所定のドーパントを用いたエピタキシャル成長により、前記ＳｉＣ領域上面に、ｐ型の導電性を有するエピ膜を形成する工程と、（ｄ）前記エピ膜の所定の部分を除去することにより、少なくとも前記第一のＪＴＥ層上に、ｐ型の導電性を有する第二の不純物層を残存させる工程と、（ｅ）前記第二の不純物層にｎ型のイオン注入を行い、前記第二の不純物層をｎ型とする工程とを、備えている。
本発明の請求項１に記載の半導体装置は、ｎ型の導電性を有するＳｉＣ領域と、前記ＳｉＣ領域の表面内に形成されており、ｐ型の導電性を有する不純物層と、前記不純物層に隣接して形成されており、ｐ型の導電性を有しており、前記不純物層よりも不純物濃度の低いＪＴＥ層とを、備えており、前記ＪＴＥ層は、前記ＳｉＣ領域の上面から所定の距離だけ隔てた位置に、形成されており、前記ＪＴＥ層の上方は、ｎ型の導電性を有する領域が形成されているので、ＪＴＥ層の上方に保護膜を形成した場合、いわゆるｎＭＯＳキャパシタ構造を含む半導体装置の形成が可能となる。したがって、当該保護膜の形成条件を変化したとしても、これに起因した固定電荷密度の変化の影響を、ＪＴＥ層はほとんど受けない。したがって、半導体装置の絶縁破壊電圧（耐圧値）は、安定する。
また、本発明の請求項２に記載の半導体装置は、ｎ型の導電性を有するＳｉＣ領域と、前記ＳｉＣ領域の表面内に形成されており、ｐ型の導電性を有する第一の不純物層と、前記ＳｉＣ領域の表面内において、前記第一の不純物層に隣接して形成されており、ｐ型の導電性を有しており、前記第一の不純物層よりも不純物濃度の低いＪＴＥ層と、少なくとも前記ＪＴＥ層上に形成されており、ｎ型の導電性を有する第二の不純物層と、を備えているので、ＪＴＥ層の上方に、第二の不純物層を覆うように、保護膜を形成した場合、いわゆるｎＭＯＳキャパシタ構造を含む半導体装置の形成が可能となる。したがって、当該保護膜の形成条件を変化したとしても、これに起因した固定電荷密度の変化の影響を、ＪＴＥ層はほとんど受けない。したがって、半導体装置の絶縁破壊電圧（耐圧値）は、安定する。
また、本発明の請求項４に記載の半導体装置の製造方法は、（Ａ）ｎ型の導電性を有する、ＳｉＣ領域の表面内に、ｐ型の導電性を有する不純物層を形成する工程と、（Ｂ）前記不純物層の隣接する領域の前記ＳｉＣ領域に対して、イオン注入を施し、前記不純物層に隣接し、前記不純物層よりも不純物濃度の低い、第一のＪＴＥ層を形成する工程とを、備えており、前記工程（Ｂ）は、前記イオン注入のエネルギーを変化させることにより、前記ＳｉＣ領域の第一の深さから、前記ＳｉＣ領域の表面に至らない第二の深さにかけて、前記第一のＪＴＥ層を形成する工程であるので、イオン注入のエネルギーを、たとえば高から低へと変化させるだけで、容易に、請求項１に記載の半導体装置を製造することができる。
また、本発明の請求項６に記載の半導体装置の製造方法は、（Ａ）ｎ型の導電性を有する、ＳｉＣ領域の表面内に、ｐ型の導電性を有する不純物層を形成する工程と、（Ｂ）前記不純物層の隣接する領域の前記ＳｉＣ領域に対して、イオン注入を施し、前記不純物層に隣接し、前記不純物層よりも不純物濃度の低い、第一のＪＴＥ層を形成する工程とを、備えており、前記工程（Ｂ）は、前記イオン注入のエネルギーを変化させることにより、前記ＳｉＣ領域の第一の深さから、前記ＳｉＣ領域の表面にかけて、ｐ型のイオン注入を行った後に、前記ＳｉＣ領域の表面から第二の深さにかけてｎ型のイオン注入を行うことにより、容易に、請求項１に記載の半導体装置を製造することができる。
また、本発明の請求項８に記載の半導体装置の製造方法は、（ａ）ｎ型の導電性を有する、ＳｉＣ領域の表面内に、ｐ型の導電性を有する第一の不純物層を形成する工程と、（ｂ）前記ＳｉＣ領域の表面内において、前記第一の不純物層に隣接して、前記第一の不純物層よりも不純物濃度の低い、第一のＪＴＥ層を形成する工程と、（ｃ）所定のドーパントを用いたエピタキシャル成長により、前記ＳｉＣ領域上面に、ｎ型の導電性を有するエピ膜を形成する工程と、（ｄ）前記エピ層の所定の部分を除去することにより、少なくとも前記第一のＪＴＥ層上に、ｎ型の導電性を有する第二の不純物層を残存させる工程とを、備えているので、請求項２に記載の半導体装置を製造することができる。
また、本発明の請求項１０に記載の半導体装置の製造方法は、（ａ）ｎ型の導電性を有する、ＳｉＣ領域の表面内に、ｐ型の導電性を有する第一の不純物層を形成する工程と、（ｂ）前記ＳｉＣ領域の表面内において、前記第一の不純物層に隣接して、前記第一の不純物層よりも不純物濃度の低い、第一のＪＴＥ層を形成する工程と、（ｃ）所定のドーパントを用いたエピタキシャル成長により、前記ＳｉＣ領域上面に、ｎ型の導電性を有するエピ膜を形成する工程と、（ｄ）前記エピ膜の所定の部分を除去することにより、少なくとも前記第一のＪＴＥ層上に、ｎ型の導電性を有する第二の不純物層を残存させる工程と、（ｅ）前記第二の不純物層にｎ型のイオン注入を行う工程とを、備えているので、請求項２に記載の半導体装置を製造することができる。
また、本発明の請求項１２に記載の半導体装置の製造方法は、（ａ）ｎ型の導電性を有する、ＳｉＣ領域の表面内に、ｐ型の導電性を有する第一の不純物層を形成する工程と、（ｂ）前記ＳｉＣ領域の表面内において、前記第一の不純物層に隣接して、前記第一の不純物層よりも不純物濃度の低い、第一のＪＴＥ層を形成する工程と、（ｃ）所定のドーパントを用いたエピタキシャル成長により、前記ＳｉＣ領域上面に、ｐ型の導電性を有するエピ膜を形成する工程と、（ｄ）前記エピ膜の所定の部分を除去することにより、少なくとも前記第一のＪＴＥ層上に、ｐ型の導電性を有する第二の不純物層を残存させる工程と、（ｅ）前記第二の不純物層にｎ型のイオン注入を行い、前記第二の不純物層をｎ型とする工程とを、備えているので、請求項２に記載の半導体装置を製造することができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係わる半導体装置の構造を示す断面図である。 実施の形態１に係わる半導体装置の製造方法を説明するための、工程断面図である。 実施の形態１に係わる半導体装置の製造方法を説明するための、工程断面図である。 実施の形態１に係わる半導体装置の製造方法を説明するための、工程断面図である。 実施の形態１に係わる半導体装置の製造方法を説明するための、工程断面図である。 実施の形態１に係わる半導体装置の製造方法を説明するための、工程断面図である。 ＭＯＳキャパシタの構造を示す断面図である。 ｎＭＯＳキャパシタのＣ−Ｖ特性の実験結果を示す図である。 ｐＭＯＳキャパシタのＣ−Ｖ特性の実験結果を示す図である。 ｐＭＯＳキャパシタ構造を含む半導体装置の構造を示す、断面図である。 ＭＯＳキャパシタのバンド構造を示す図である。 実施の形態２に係わる半導体装置の構造を示す断面図である。 実施の形態２に係わる半導体装置の製造方法を説明するための、工程断面図である。 実施の形態２に係わる半導体装置の製造方法を説明するための、工程断面図である。 実施の形態２に係わる半導体装置の製造方法を説明するための、工程断面図である。
符号の説明
１ ＳｉＣ基板、２ ＳｉＣエピ層、３ （第一の）不純物層、４ オーミックコンタクト領域、５ ＪＴＥ層、６ 保護膜、７ アノード電極、８ カソード電極、９，２９ 開口部、１０ ｎ型のＳｉＣ領域、１５ エピチャネル層、１６ ゲート絶縁膜、１７ ゲート電極、１８ 絶縁膜、１９ イオン注入領域、２１ ソース電極、２２ ドレイン電極、２３ 裏面電極、２５ 第二の不純物層。
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
＜実施の形態１＞
図１は、本実施の形態に係わる半導体装置（具体的には、ｐｎダイオード）の構造を示す、断面図である。
図１に示すように、ＳｉＣ基板１の第一の主面上には、ＳｉＣエピ層（ＳｉＣ領域と把握できる）２が形成されている。ここで、ＳｉＣ基板１は、ｎ型の導電性を有している。また、ＳｉＣエピ層２は、ｎ−型の導電性を有している。
また、ＳｉＣエピ層２の表面内の所定の領域には、不純物層３が形成されている。ここで、不純物層３は、ｐ型の導電性を有する。また、不純物層３の表面内には、オーミックコンタクト領域４が形成されている。ここで、オーミックコンタクト領域４は、ｐ＋型の導電性を有する。
また、不純物層３に隣接して、ＪＴＥ層５が形成されている。より具体的には、不純物３に隣接しており、さらに当該不純物層３を囲繞するように、ＪＴＥ層５は形成されている。
ここで、ＪＴＥ層５は、ｐ型の導電性を有している。また、ＪＴＥ層５の不純物濃度は、不純物層３の不純物濃度よりも低い。さらに、図１に示すように、ＪＴＥ層５は、ＳｉＣエピ層２の上面から所定の距離だけ隔てられた位置に形成されている。したがって、ＪＴＥ層５の上方には、ｎ型のＳｉＣ領域１０が存する。
また、ＳｉＣエピ層２の第一の主面上には、保護膜６が形成されている。ここで、保護膜６は、オーミックコンタクト領域４の上方の位置に、開口部９が形成されている。また、当該開口部９内には、アノード電極７が形成されている。ここで、アノード電極７は、オーミックコンタクト領域４を介して、不純物層３と接続している。
なお、ＳｉＣ基板１の第二の主面上には、カソード電極８が形成されている。したがって、図１から分かるように、カソード電極８は、アノード電極７と対向して配設されている。
次に、工程断面図を用いて、本実施の形態に係わる半導体装置（具体的には、ｐｎダイオード）の製造方法について、説明する。
はじめに、ｎ型のＳｉＣ基板１の第一の主面に対して、所定のドーパントを用いた、エピタキシャル成長処理を施す。これにより、図２に示すように、ＳｉＣ基板１の第一の主面上に、ｎ−型のＳｉＣエピ層（ＳｉＣ領域と把握できる）２が形成される。
次に、ＳｉＣエピ層２の第一の主面の所定の領域に対して、イオン注入処理を施す。これにより、図２に示すように、ＳｉＣエピ層２の表面内の所定の領域に、ｐ型の不純物層３が形成される。ここで、当該イオン注入処理は、段階的に注入エネルギーを、たとえば高から低へ変化させながら行う。
次に、不純物層３が形成されている領域に対して、さらに、イオン注入処理を施す。これにより、図３に示すように、不純物層３の表面内に、当該不純物層３よりも濃度の高い、ｐ＋型のオーミックコンタクト領域４を形成する。ここで、当該イオン注入処理は、段階的に注入エネルギーを、たとえば高から低へ変化させながら行う。
次に、不純物層３の隣接する領域に対して、イオン注入処理を施す。これにより、図４に示すように、不純物層３に隣接したＪＴＥ層５を形成することができる。ここで、上述のように、ＪＴＥ層５は、ｐ型の導電性を有している。また、ＪＴＥ層５の不純物濃度は、不純物層３の不純物濃度よりも低い。
なお、当該ＪＴＥ層５形成のためのイオン注入処理は、段階的に注入エネルギーを、たとえば高から低へ変化させながら行う。ここで、注入エネルギーが大きいほど、より深くまでイオンが注入するので、より深い層にＪＴＥ層５が形成される。
したがって、イオン注入のエネルギーを変化させる場合において、注入エネルギーの最低限のエネルギーを調整することにより、ＳｉＣエピ層２の第一の深さから、当該ＳｉＣエピ層２の表面に至らない第二の深さにかけて、ＪＴＥ層５を形成することができる。つまり、ＪＴＥ層５の上方において、ｎ型のＳｉＣ領域１０が存する（残存する）形態を、構成することができる（図４）。
ＪＴＥ層５の別の形成方法として、段階的にイオン注入のエネルギーを変化させることにより、ＳｉＣエピ層２の第一の深さから表面にかけて、ｐ型のイオン注入を行った（つまり、ｐ型の領域（ＪＴＥ層５）を形成した）後に、ｎ型のイオン注入のエネルギーを段階的に変化させることにより、ＳｉＣエピ層２の表面から第二の深さにかけて、ｎ型のイオン注入を行うことにより、所定の濃度のｎ型のＳｉＣ領域１０を形成する方法を用いても良い。
なお、上記各イオン注入処理の後、活性化アニール処理を施す。これにより、上記各工程においてイオン注入された各不純物を電気的に、活性化させることができる。また、当該活性化アニール処理により、併せてイオン注入領域の結晶性の回復も行うことが可能である。
その後、図５に示すように、ＳｉＣエピ層２の第一の主面上に、保護膜（ＳｉＯ２などの絶縁膜）６を形成する。さらに、図６に示すように、当該保護膜６に対して開口部９を形成する。ここで、図６から分かるように、開口部９の底部からは、オーミックコンタクト領域４が露出している。
その後、開口部９の底部から露出しているオーミックコンタクト領域４と接続するように、アノード電極７を形成する（図１）。また、ＳｉＣ基板１の第二の主面上に、カソード電極を形成する（図１）。
以上の工程により、本実施の形態に係わる半導体装置が完成する。
本実施の形態では、ｎ型のＳｉＣエピ層２の表面に露出せず、当該ｎ型のＳｉＣエピ層２内に、ｐ型のＪＴＥ層５が形成されている。したがって、ｐ型のＪＴＥ層５の上層にｎ型のＳｉＣ領域１０が存在する構造を作製することができる。
ＪＴＥ層５の上方に形成される保護膜６の形成条件等が変化し、ＪＴＥ層５と保護膜６との間に生じる固定電荷量が変化したとする。しかし、上記構成により、当該ＪＴＥ層５が、固定電荷の影響をほとんど受けずに済む。したがって、安定した絶縁破壊耐圧を有する、半導体装置を提供することができる。
上記効果は、以下に示す実験結果により確認されている。当該実験について詳細に説明する。
ＪＴＥ層５が形成されるＳｉＣエピ層２の表面には、通常ＳｉＯ２などの表面を保護する保護膜６が形成される。そして、当該構成により、ＳｉＣエピ層２と保護膜６との間には、多数の界面準位が形成される。そして、当該界面準位に電荷が捕獲されると、ＪＴＥ層５は、その影響を受け、上述の通り、半導体装置の絶縁破壊電圧が設計値よりも小さくなると考えられる。
そこで、発明者は、ＳｉＣ膜とＳｉＯ２膜との界面の評価する実験を試みた。実験に際して、図７に示すＭＯＳキャパシタを作製した。より具体的には、ｐ型のＭＯＳキャパシタおよびｎ型のＭＯＳキャパシタとを、作製した。
ここで、ｎ型のＭＯＳキャパシタ（以下、ｎＭＯＳキャパシタと称する）は、以下の構成である。
図７において、ｎ＋型のＳｉＣ基板１３上に、エピタキシャル成長したｎ型のＳｉＣエピ層１４が形成されている。さらに、当該ＳｉＣ層１４上に、ＳｉＯ２膜から成る熱酸化膜１１を形成し、当該熱酸化膜１１上に、ＣＶＤ法により成膜されたＳｉＯ２膜１２が形成されている。なお、ＳｉＣ基板１３の裏面には、裏面電極２３が形成されており、ＳｉＯ２膜１２上には、ゲート電極１７が形成されている。
上記構成から分かるように、ｎＭＯＳキャパシタは、ゲート電極１７と裏面電極２３との間の構成において、酸化膜とｎ型のＳｉＣ領域とが接続している構成であると、把握できる。
これに対して、ｐ型のＭＯＳキャパシタ（以下、ｐＭＯＳキャパシタと称する）は、以下の構成である。
図７において、ｐ＋型のＳｉＣ基板１３上に、エピタキシャル成長したｐ型のＳｉＣエピ層１４が形成されている。さらに、当該ＳｉＣ層１４上に、ＳｉＯ２膜から成る熱酸化膜１１を形成し、当該熱酸化膜１１上に、ＣＶＤ法により成膜されたＳｉＯ２膜１２が形成されている。なお、ＳｉＣ基板１３の裏面には、裏面電極２３が形成されており、ＳｉＯ２膜１２上には、ゲート電極１７が形成されている。
上記構成から分かるように、ｐＭＯＳキャパシタは、ゲート電極１７と裏面電極２３との間の構成において、酸化膜とｐ型のＳｉＣ領域とが接続している構成であると、把握できる。
発明者は、上記構成のＭＯＳキャパシタにおいて、熱酸化膜１１およびＳｉＯ２膜１２の形成条件を変化させ、Ｃ（容量）−Ｖ（電圧）特性の変化を実験した。当該実験結果の一例を図８，９に示す。
さて、熱酸化膜１１およびＳｉＯ２膜１２の形成条件を変化させて、図８，９に示すような実験データを得て、当該実験データから、固定電荷密度を各々求めた。ここで、当該固定電荷密度は、各実験データを基に、フラットバンド電圧のシフトから計算した。
その結果、各膜１１，１２の形成条件を変化させると、ｎＭＯＳキャパシタの場合、固定電荷密度は、１×１０11／ｃｍ2以下の範囲で、変動することが分かった。これに対して、ｐＭＯＳキャパシタの場合、固定電荷密度は、２×１０12〜６×１０12／ｃｍ2の範囲で、変動することが分かった。
上記の結果から、以下のことが理解できる。つまり、ｎＭＯＳキャパシタの方が、ｐＭＯＳキャパシタよりも、固定電荷密度が一桁以上も低いとうことである。当該結論は、各膜１１，１２の形成条件を変化させたとしても、変わることは無い。
ここで、ＪＴＥ層５の不純物濃度は、〜１０13／ｃｍ2程度である。
したがって、各膜１１，１２の形成条件を変化させた場合において、ほぼ同じオーダで固定電荷密度が変化する、ＪＴＥ層５を含むｐＭＯＳキャパシタ類似構造（つまり、図１０に示すように、ＳｉＣから成るｐ型のＪＴＥ層５０の上面に直接、ＳｉＯ２から成る保護膜６を形成した構造）を採用したときには、当該ＪＴＥ層５は、当該固定電荷密度の変化の影響を多大に受けると言える。
これに対して、各膜１１，１２の形成条件を変化させた場合において、一桁以上も低いオーダで固定電荷密度が変化する、ＪＴＥ層５を含むｎＭＯＳキャパシタ類似構造（つまり、図１に示したように、ｐ型のＪＴＥ層５の上方に、ｎ型のＳｉＣ領域１０が存在し、当該ＳｉＣ領域１０上に、ＳｉＯ２から成る保護膜６が形成した構造）を採用したときには、当該ＪＴＥ層５は、当該固定電荷密度の変化の影響をほとんど受けないと言える。
当該結果は、従来から知られている事実とバンド構造とを用いて、説明可能である。
図１１のバンド構造において、一般的に、ＳｉＣのバンドギャップ（Ｅｃ−Ｅｖ）が大きいこと、バンドギャップ中には、多数の界面準位が存在すること、その密度はミッドギャップ付近で小さくなること、および導電帯（Ｅｃ）、価電子帯（Ｅｖ）に近づくにつれて、その密度が増加すること等が知られている。
また、深い界面準位に捕獲された電荷は室温では放出されないため、実質的には固定電荷のような振る舞いをすること、ＳｉＣのバンドギャップ中の界面準位の内、ミッドギャップより導電帯側（Ｅｃ）がアクセプタ型であり、また価電子帯側（Ｅｖ）がドナー型となること、ドナー型のエネルギー準位の方が、アクセプタ型のエネルギー準位よりも多いことも、知られている。
ここで、アクセプタ型の界面準位は、フェルミエネルギー（Ｅｆ）よりも小さい場合には、負の固定電荷が当該界面準位に存する。また、フェルミエネルギー（Ｅｆ）よりも大きい場合には、当該界面準位は中性である。
また、ドナー型の界面準位は、フェルミエネルギー（Ｅｆ）よりも小さい場合には、当該界面準位は中性である。また、フェルミエネルギー（Ｅｆ）よりも大きい場合には、正の固定電荷が当該界面準位に存する。
ここで、フェルミエネルギーＥｆは、導電帯側（Ｅｃ）と価電子帯側（Ｅｖ）との間に存在する。特に、ｐＭＯＳキャパシタの場合には、フェルミエネルギーＥｆは、価電子帯側（Ｅｖ）近傍に形成される。また、ｎＭＯＳキャパシタの場合には、フェルミエネルギーＥｆは、導電帯側（Ｅｃ）近傍に形成される。
以上の従来から知られている事実とバンド構造により、ｐＭＯＳキャパシタの場合には、実効的に正の固定電荷がより多く存在し、ｎＭＯＳキャパシタの場合には、実効的に負の固定電荷が若干存在する、ことが理解できる。
そして、当該考察は、上記実験結果と一致することが分かる。
なお、上記実験結果において、各膜１１，１２の形成条件を変化させた場合に、固定電荷密度が所定の範囲内で変化するのは、当該形成条件の変化に起因して、ＳｉＣエピ層１４と各膜１１，１２との界面準位が変化するからである、と考えられる。
以上のように、たとえば図１０に示すように、ＪＴＥ層５を含むｐＭＯＳキャパシタ類似構造が形成される場合には、保護膜６の形成条件を変化すると、これに起因した固定電荷密度の変化の影響を、ＪＴＥ層５０は多大に受ける。したがって、半導体装置の絶縁破壊電圧は、容易に変動してしまう。
これに対して、たとえば図１に示すように、ＪＴＥ層５を含むｎＭＯＳキャパシタ類似構造が形成される場合には、保護膜６の形成条件を変化すると、これに起因した固定電荷密度の変化の影響を、ＪＴＥ層５はほとんど受けない。したがって、半導体装置の絶縁破壊電圧（耐圧値）は、安定する。
以上により、本実施の形態に係わる半導体装置は、上述の通り、ＪＴＥ層５の上方に形成される保護膜６の形成条件等が変化し、ＪＴＥ層５と保護膜６との間に生じる固定電荷量が変化したとしても、当該ＪＴＥ層５が、固定電荷の影響をほとんど受けずに済み、安定した絶縁破壊耐圧を得ることができる。
また、上記構成のＪＴＥ層５を備える半導体装置を製造するに際して、当該ＪＴＥ層５を形成するために、ＳｉＣエピ層２に対してイオン注入処理を施している。さらに、当該イオン注入処理において、イオン注入のエネルギーを段階的に変化させている。
したがって、当該イオン注入のエネルギーを調整することにより、ＳｉＣエピ層２の第一の深さから、ＳｉＣエピ層２の表面に至らない第二の深さにかけて、上記ＪＴＥ層５を形成することができる。つまり、ＪＴＥ層５の上方にｎ型のＳｉＣ領域１０が存する構成を作成できる。
なお、ＪＴＥ層５を作成するに際して（つまり、ＪＴＥ層５の形成のための上記イオン注入処理に際して）、ＪＴＥ層（第一のＪＴＥ層と把握できる）５の不純物濃度Ｎｐとその深さＤｐが、次のような条件を満たすように、イオン注入処理を行うことが望ましい。
つまり、
Ｎｐ×Ｄｐ＝Ｎｐｏ×Ｄｐｏ＋Ｎｎ×Ｄｎ、
の条件を満たすように、上記イオン注入処理を行うことが望ましい。
ここで、「Ｎｐｏ」は、たとえば図１０に示したＪＴＥ層（第二のＪＴＥ層であると把握できる）５０の最適な不純物濃度である。つまり、ＪＴＥ層５０をＳｉＣエピ層２の表面に至るまで形成した場合で、ＳｉＣと保護膜との間の固定電荷がない場合の、当該ＪＴＥ層５０内の最適な不純物濃度である。なお、最適な不純物濃度とは、絶縁破壊耐圧の観点から最も耐圧効果が得られる不純物濃度のことである。当該「Ｎｐｏ」は、実験やシミュレーション等により、決定可能である。
また、「Ｄｐｏ」は、たとえば図１０に示したＪＴＥ層５０において、不純物濃度が上記「Ｎｐｏ」のＪＴＥ層（第二のＪＴＥ層と把握できる）５０の深さである。つまり、ＪＴＥ層５０をＳｉＣエピ層２の表面に至るまで形成した場合の、当該ＪＴＥ層５０の深さである。
また、「Ｎｎ」は、図１において、ＪＴＥ層（第一のＪＴＥ層と把握できる）５上方に存する、ｎ型の導電性を有するＳｉＣ領域１０の不純物濃度である。また、「Ｄｎ」は、図１において、ＪＴＥ層（第一のＪＴＥ層と把握できる）５上方に存する、ｎ型の導電性を有するＳｉＣ領域１０の深さである。
上式は、ＪＴＥ層５０の最適なキャリア量（つまり、Ｎｐｏ×Ｄｐｏ×面積Ａ）に、ｎ型のＳｉＣ領域１０が生じた分のキャリア量（つまり、Ｎｎ×Ｄｎ×面積Ａ）を、ｐ型の不純物として新たに加えることにより、本実施の形態に係わるＪＴＥ層５の最適なキャリア量（つまり、Ｎｐ×Ｄｐ×面積Ａ）となる、という考えに基づいて導出されている。なお、前述において、面積Ａを夫々の項において、同等としている。
したがって、上式を満たすように、イオン注入処理を施す。これにより、絶縁破壊耐圧の観点から最も耐圧効果が得られる、ＪＴＥ層５を提供することができる。なお、当該条件にて形成された半導体装置は、上式にほぼ近い関係を有する構成となる。
たとえば、耐圧１２００〜１７００Ｖの半導体装置（ｐｎダイオード）を製造する場合には、各要素が以下の値となるように、上記イオン注入処理を施すことが望ましい。
つまり、ＳｉＣエピ層２の不純物濃度が、５×１０15〜２×１０16／ｃｍ3で、深さ（厚さ）が７〜１５μｍであるとする。また、Ｎｐｏ＝２×１０17／ｃｍ3で、Ｄｐｏ＝０．９μｍであるとする。ここで、図１において、不純物濃度Ｎｎが、５×１０15〜２×１０16／ｃｍ3（これは、その構成から当然に、ＳｉＣエピ層２の不純物濃度と同様である）で、その深さＤｎが、０．１〜０．３μｍの、ｎ型のＳｉＣ領域１０を形成したとする。
当該場合において、Ｄｐ＋Ｄｎ＝０．９μｍを満たすように、半導体装置を設計する場合には、ＪＴＥ層５の不純物濃度Ｎｐが２．２６〜３．１×１０17／ｃｍ3で、深さ（厚さ）が０．８〜０．６μｍとなるように、上記イオン注入処理を行えば良いことが、分かる。
ＮｐｏおよびＤｐｏを実験あるいはシミュレーションにより、予め求めておけば、作製する半導体装置やプロセスに応じて、Ｎｎ，Ｄｎ，Ｎｐ，Ｄｐを上記条件式の範囲内で任意に設定することができる。たとえば、プロセス上やデバイス設計上、制限の厳しい項がある場合には、その他の制限の緩い項を、上記条件式に従って設定すれば良い。
また、ＮｐとＤｐの積が小さいＪＴＥ層５を作成することは、困難である。したがって、たとえば、ＮｐｏとＤｐｏの積が小さい場合には、ＮｎとＤｎとの積を大きくすれば良い。これにより、ＮｐとＤｐとの積が大きなＪＴＥ層５を作成することができ、当該ＪＴＥ層５の作成が容易となる。
また、上述したＪＴＥ層５の別の形成方法である、段階的に注入エネルギーを変化させることでＳｉＣエピ層２の表面から第一の深さにかけてｐ型の領域を形成した後、ｎ型のイオン注入を段階的に注入エネルギーを変化させながら行うことでＳｉＣエピ層２の表面から第二の深さまでｎ型のＳｉＣ領域１０を形成する方法においては、ｎ型のイオン注入の不純物濃度を「Ｎｎ１」、厚さを「Ｄｎ１」とすれば、前述のＳｉＣエピ層２の表面に至らない第二の深さにかけてｐ型のイオン注入を行うことでＪＴＥ層５を形成する場合と同様の議論が成り立つ。
つまり、
Ｎｐ×Ｄｐ＝Ｎｐｏ×Ｄｐｏ＋Ｎｎ１×Ｄｎ１、
の条件を満たすように、上記イオン注入処理を行うことが望ましい。
なお、本実施の形態では、ＪＴＥ層５の構造として１ゾーンのＪＴＥ構造について説明したが、ＪＴＥ層５が第一の不純物層３からＳｉＣエピ層２に向かって階段状に濃度分布を持つ複数ゾーンのＪＴＥ構造であっても同様の効果がある。
また、デバイス構造として、ｐｎダイオードに言及して話を進めた。しかし、終端構造として、ＪＴＥ層５を持つ、ＳｉＣのショットキーダイオード、ＳｉＣのＭＯＳＦＥＴなどにおいても、本実施の形態に係わる構造（つまり、ｐ型のＪＴＥ層５の上層にｎ型のＳｉＣ領域１０が形成されており、当該ＳｉＣ領域１０上に保護膜６が形成されている構造）を適用することができる。
＜実施の形態２＞
実施の形態１では、ｎ型のＳｉＣエピ層２の内部に、ｐ型のＪＴＥ層５が形成されており、当該ＪＴＥ層５は、ＳｉＣ層２の上面からは露出していなかった。つまり、ＪＴＥ層５とＳｉＣエピ層２の上面との間には、ｎ型のＳｉＣ領域１０が存在していた。
これに対して、本実施の形態に係わる半導体装置では、ｎ型のＳｉＣエピ層（ＳｉＣ領域と把握できる）の表面内に、ｐ型のＪＴＥ層が形成されており（つまり、ＪＴＥ層が、ＳｉＣエピ層の上面から露出している）、当該ＪＴＥ層上に、ｎ型の不純物層（第二の不純物層と把握できる）が形成されている、構造に関するものである。
なお、本実施の形態において、当該ｎ型の不純物層を覆うように、保護膜が形成されている。以下、図面を用いて具体的に説明する。
図１２は、本実施の形態に係わる半導体装置（具体的には、エピチャネルＭＯＳＦＥＴ）の構造を示す、断面図である。
図１２に示すように、ＳｉＣ基板１の第一の主面上には、ＳｉＣエピ層（ＳｉＣ領域と把握できる）２が形成されている。ここで、ＳｉＣ基板１は、ｎ型の導電性を有している。また、ＳｉＣエピ層２は、ｎ−型の導電性を有している。
また、ＳｉＣエピ層２の表面内の所定の領域には、第一の不純物層３が形成されている。ここで、第一の不純物層３は、ｐ型の導電性を有する。また、断面視において、第一の不純物層３は、水平方向に並んで形成されている。
また、第一の不純物層３の表面内には、オーミックコンタクト領域４が形成されている。ここで、オーミックコンタクト領域４は、ｐ＋型の導電性を有する。
また、第一の不純物層３の表面内には、イオン注入領域１９が形成されている。ここで、イオン注入領域１９は、ｎ＋型の導電性を有する。また、イオン注入領域１９は、オーミックコンタクト領域４に隣接して形成されている。
また、第一の不純物層３に隣接して、ＪＴＥ層５が形成されている。より具体的には、断面視において、水平方向に並んで形成されている第一の不純物層３において、最も外側に形成されている、第一の不純物層３に隣接しており、さらに当該第一の不純物層３を囲繞するように、ＪＴＥ層５は形成されている。
ここで、ＪＴＥ層５は、ｐ型の導電性を有している。また、ＪＴＥ層５の不純物濃度は、第一の不純物層３の不純物濃度よりも低い。なお、本実施の形態では、ＪＴＥ層５は、ＳｉＣエピ層２の表面内に形成されている（つまり、ＳｉＣ層２の上面から、ＪＴＥ層５は露出している）。
また、ＪＴＥ層５上には、第二の不純物層２５が形成されている。ここで、第二の不純物層２５は、ｎ型の導電性を有している。
また、一の第一の不純物層３内の一のイオン注入領域１９から、水平隣の他の第一の不純物層３内の一のイオン注入領域１９にかけて、エピチャネル層１５が形成されている。当該エピチャネル層１５は、ＭＯＳＦＥＴのチャネルとなる。
エピチャネル層１５は、断面視において、イオン注入領域１９、第一の不純物層３、ＳｉＣエピ層２、第一の不純物層３、およびイオン注入領域１９にかけて、形成されている。図１２では、上記領域にかけて、エピチャネル層１５は３つ形成されていることが分かる。なお、エピチャネル層１５は、ｎ型の導電性を有している。
また、各々のエピチャネル層１５上には、ゲート絶縁膜１６が各々形成されており、当該ゲート絶縁膜１６上には、ゲート電極１７が各々形成されている。さらに、エピチャネル層１５、ゲート絶縁膜１６およびゲート電極１７から成る積層構造を覆うように、絶縁膜１８が各々形成されている。
また、ＳｉＣエピ層２の第一の主面上には、第二の不純物層２５を覆うように、保護膜６が形成されている。ここで、保護膜６には、開口部２９が形成されている。当該開口部２９内には、絶縁膜１８で覆われている上記積層構造が各々存する。
さらに、絶縁膜１８で覆われている上記積層構造を覆うように、開口部２９内には、ソース電極２１が形成されている。ここで、ソース電極２１は、オーミックコンタクト領域４と接続している。具体的には、ソース電極２１は、オーミックコンタクト領域４を介して、第一の不純物層３と接続している。
なお、ＳｉＣ基板１の第二の主面上には、ソース電極２１と対向して、ドレイン電極２２が形成されている。
図１２に示す半導体装置（具体的には、エピチャネルＭＯＳＦＥＴ）において、ゲート電極１７に印加する電圧を制御することにより、エピチャネル層１５の空乏層が変化する。これにより、エピチャネル層１５を介して、ソース電極２１とドレイン電極２２との間に電流が流れる。
次に、工程断面図を用いて、本実施の形態に係わる半導体装置（具体的には、エピチャネルＭＯＳＦＥＴ）の製造方法について、説明する。
はじめに、ｎ型のＳｉＣ基板１の第一の主面に対して、所定のドーパントを用いた、エピタキシャル成長処理を施す。これにより、図１３に示すように、ＳｉＣ基板１の第一の主面上に、ｎ−型のＳｉＣエピ層（ＳｉＣ領域と把握できる）２が形成される。
次に、ＳｉＣエピ層２の第一の主面の所定の領域に対して、イオン注入処理を施す。これにより、図１３に示すように、ＳｉＣエピ層２の表面内の所定の領域に、ｐ型の第一の不純物層３が形成される。ここで、当該イオン注入処理は、段階的に注入エネルギーを、たとえば高から低へ変化させながら行う。
次に、第一の不純物層３が形成されている領域に対して、さらに、イオン注入処理を施す。これにより、図１３に示すように、第一の不純物層３の表面内に、当該第一の不純物層３よりも濃度の高い、ｐ＋型のオーミックコンタクト領域４を形成する。ここで、当該イオン注入処理は、段階的に注入エネルギーを、たとえば高から低へ変化させながら行う。
次に、第一の不純物層３が形成されている領域に対して、さらに、イオン注入処理を施す。これにより、図１３に示すように、第一の不純物層３の表面内に、ｎ＋型のイオン注入領域１９を形成する。なお、図１３に示すように、イオン注入領域１９は、オーミックコンタクト領域４に隣接して形成される。ここで、当該イオン注入処理は、段階的に注入エネルギーを、たとえば高から低へ変化させながら行う。
次に、第一の不純物層３の隣接する領域に対して、イオン注入処理を施す。これにより、図１３に示すように、第一の不純物層３に隣接した（詳しくは、平面視において水平方向に並んで形成されている、第一の不純物層３の内、最外に位置する第一の不純物層３に隣接した）ＪＴＥ層５を形成することができる。
ここで、上述のように、ＪＴＥ層５は、ｐ型の導電性を有している。また、ＪＴＥ層５の不純物濃度は、第一の不純物層３の不純物濃度よりも低い。また、本実施の形態では、ＪＴＥ層５は、ＳｉＣエピ層２の表面内に形成されている（つまり、当該表面から、ＪＴＥ層５が露出している）。なお、当該ＪＴＥ層５形成のためのイオン注入処理は、段階的に注入エネルギーを、たとえば高から低へ変化させながら行う。
なお、上記各イオン注入処理の後、活性化アニール処理を施す。これにより、上記各工程においてイオン注入された各不純物を電気的に、活性化させることができる。また、当該活性化アニール処理により、併せてイオン注入領域の結晶性の回復も行うことが可能である。
次に、ＳｉＣエピ層２の上面に対して、所定のドーパントを用いた、エピタキシャル成長処理を施す。これにより、図１４に示すように、ＳｉＣエピ層２上に、ｎ型のＳｉＣエピ膜２０が形成される。
次に、フォトリソグラフィ工程を施すことにより、当該ＳｉＣエピ膜２０を所定の形状にパターニングする（つまり、ＳｉＣエピ膜２０の所定の部分を除去する）。これにより、図１５に示すように、少なくともＪＴＥ層５上に当該ＳｉＣエピ膜２０を残存させる（ｎ型の第二の不純物層２５と把握できる）と伴に、所定の領域に当該ＳｉＣエピ膜２０を残存させる（ｎ型のエピチャネル層１５と把握できる）。
別の第二の不純物層２５の形成方法として、少なくともＪＴＥ層５上に残存させるＳｉＣエピ膜２０にｎ型のイオン注入を行い、第二の不純物層２５とエピチャネル１５の不純物濃度を異なったものとしても良い。
また、別の不純物層２５の形成方法として、図１４に示すエピタキシャル成長処理でｐ型のＳｉＣエピ膜２０を形成し、少なくともＪＴＥ層５上に残存させるＳｉＣエピ膜２０にｎ型のイオン注入を行い、第二の不純物層２５を形成しても良い。この場合は、エピチャネル層１５がｐ型となる。
次に、詳細な形成方法は、省略するが、図１５に示した構造に対して、ゲート絶縁膜１６、ゲート電極１７、絶縁膜１８、ソース電極２１、ドレイン電極２２および保護膜６（開口部２９を含む）等を、各々形成する。
以上の工程により、本実施の形態に係わる半導体装置が完成する（図１２）。
本実施の形態では、ｎ型のＳｉＣエピ層２の表面内に、ｐ型のＪＴＥ層５が形成されている。そして、当該ｐ型のＪＴＥ層５上にｎ型の第二の不純物層２５が形成されている。そして、第二の不純物層２５を覆うように、保護膜６が形成されている。
つまり、本実施の形態においても、実施の形態１で説明した、ＪＴＥ層５を含むｎＭＯＳキャパシタ構造を有している。
したがって、本実施の形態に係わる半導体装置においても、実施の形態１で説明した効果と同様な効果を奏する。つまり、ＪＴＥ層５の上方に形成される保護膜６の形成条件等が変化し、ＪＴＥ層５と保護膜６との間に生じる固定電荷量が変化したとしても、当該ＪＴＥ層５が、固定電荷の影響をほとんど受けずに済み、安定した絶縁破壊耐圧を得ることができる、半導体装置を提供することができる。
また、上記半導体装置の製造方法では、ｎ型の導電性を有するＳｉＣエピ膜２０の所定の部分を除去することにより、エピチャネル層１５と第二の不純物層２５を、同時に形成している。
したがって、エピチャネルＭＯＳＦＥＴの製造工程において、余分な工程を追加すること無く、ｐ型のＪＴＥ層５上に、ｎ型の第二の不純物層２５を形成することができる（つまり、ＪＴＥ層５を含むｎＭＯＳキャパシタ構造を有する、エピチャネルＭＯＳＦＥＴを形成することができる）。
ところで、ＪＴＥ層５を作成するに際して（つまり、ＪＴＥ層５の形成のための上記イオン注入処理に際して）、ＪＴＥ層（第一のＪＴＥ層と把握できる）５の不純物濃度Ｎｐとその深さＤｐは、次のような条件を満たすように、イオン注入処理を行うことが望ましい。
つまり、
Ｎｐ×Ｄｐ＝Ｎｐｏ×Ｄｐｏ＋Ｎｎ×Ｄｎ、
の条件を満たすように、上記イオン注入処理を行うことが望ましい。
ここで、「Ｎｐｏ」は、たとえば図１２に示した構造において、第二の不純物層２５が形成されていない場合で、ＳｉＣと保護膜との間の固定電荷がない場合の、ＪＴＥ層（第二のＪＴＥ層と把握できる）５の最適な不純物濃度である。なお、最適な不純物濃度とは、絶縁破壊耐圧の観点から最も耐圧効果が得られる不純物濃度のことである。当該Ｎｐｏは、実験やシミュレーション等により、決定可能である。
また、「Ｄｐｏ」は、たとえば図１２に示した構造において、第二の不純物層２５が形成されていない場合の、ＪＴＥ層（第二のＪＴＥ層と把握できる）５の深さである。なお、この場合のＪＴＥ層５の不純物濃度は、上記「Ｎｐｏ」である。
また、「Ｎｎ」は、図１２において、ＪＴＥ層（第一のＪＴＥ層と把握できる）５上に形成されている、ｎ型の導電性を有する第二の不純物層２５の不純物濃度である。また、「Ｄｎ」は、図１２において、ＪＴＥ層（第一のＪＴＥ層と把握できる）５上に形成されている、ｎ型の導電性を有する第二の不純物層２５の深さ（厚さ）である。
上式は、第二の不純物層２５が形成されていない場合の、ＪＴＥ層５の最適なキャリア量（つまり、Ｎｐｏ×Ｄｐｏ×面積Ａ）に、ｎ型の第二の不純物層２５が形成された分のキャリア量（つまり、Ｎｎ×Ｄｎ×面積Ａ）を、ｐ型の不純物として新たに加えることにより、本実施の形態に係わるＪＴＥ層５の最適なキャリア量（つまり、Ｎｐ×Ｄｐ×面積Ａ）となる、という考えに基づいて導出されている。なお、前述において、面積Ａを夫々の項において、同等としている。
したがって、上式を満たすように、ＪＴＥ層５および第二の不純物層２５を形成する。これにより、絶縁破壊耐圧の観点から最も耐圧効果が得られる、ＪＴＥ層５を提供することができる。なお、当該条件にて形成された半導体装置は、上式にほぼ近い関係を有する構成となる。
たとえば、耐圧１２００〜１７００Ｖの半導体装置（エピチャネルＭＯＳＦＥＴ）を製造する場合には、各要素が以下の値となるように、上記イオン注入処理を施すことが望ましい。
つまり、ＳｉＣエピ層２の不純物濃度が、５×１０15〜２×１０16／ｃｍ3で、深さ（厚さ）が７〜１５μｍであるとする。また、Ｎｐｏ＝２×１０17／ｃｍ3で、Ｄｐｏ＝０．９μｍであるとする。ここで、図１２において、不純物濃度Ｎｎが、１×１０15〜３×１０17／ｃｍ3で、その深さＤｎが、０．１〜０．５μｍの、ｎ型の第二の不純物層２５を形成したとする。なお、エピチャネル層１５の不純物濃度およびその深さは、第二の不純物層２５のそれらと、同様である。
当該場合において、半導体装置を設計する場合には、ＪＴＥ層５の不純物濃度Ｎｐが２．０〜３．６７×１０17／ｃｍ3で、深さ（厚さ）が０．９μｍとなるように、上記イオン注入処理を行えば良いことが、分かる。
ＮｐｏおよびＤｐｏを実験あるいはシミュレーションにより、予めに求めておけば、作製する半導体装置やプロセスに応じて、Ｎｎ，Ｄｎ，Ｎｐ，Ｄｐを上記条件式の範囲内で任意に設定することができる。たとえば、プロセス上やデバイス設計上、制限の厳しい項がある場合には、その他の制限の緩い項を、上記条件式に従って設定すれば良い。
また、ＮｐとＤｐの積が小さいＪＴＥ層５を作成することは、困難である。したがって、たとえば、ＮｐｏとＤｐｏの積が小さい場合には、ＮｎとＤｎとの積を大きくすれば良い。これにより、ＮｐとＤｐとの積が大きなＪＴＥ層５を作成することができ、当該ＪＴＥ層５の作成が容易となる。
別の第二の不純物層２５の形成方法である、少なくともＪＴＥ層５上に残存させるＳｉＣエピ膜２０にｎ型のイオン注入を行い、第二の不純物層２５とエピチャネル層１５の不純物濃度を異なったものとする場合において、ＳｉＣエピ膜２０へのｎ型のイオン注入の不純物濃度を「Ｎｎ１」、厚さを「Ｄｎ１」とすると同様の議論が成立する。
つまり、
Ｎｐ×Ｄｐ＝Ｎｐｏ×Ｄｐｏ＋Ｎｎ×Ｄｎ＋Ｎｎ１×Ｄｎ１、
の条件を満たすように、上記イオン注入処理を行うことが望ましい。
また、別の第二の不純物層２５の形成方法として、図１４に示すエピタキシャル成長処理でｐ型のＳｉＣエピ膜２０を形成し、少なくともＪＴＥ層５上に残存させるＳｉＣエピ膜２０にｎ型のイオン注入を行い、第二の不純物層２５を形成する場合において、ｐ型のＳｉＣエピ膜２０の不純物濃度を「Ｎｐ１」、厚さを「Ｄｐ１」とし、ＳｉＣエピ膜２０へのｎ型のイオン注入の不純物濃度を「Ｎｎ１」、厚さを「Ｄｎ１」とすると同様の議論が成立する。
つまり、
Ｎｐ×Ｄｐ＝Ｎｐｏ×Ｄｐｏ−Ｎｐ１×Ｄｐ１＋Ｎｎ１×Ｄｎ１、
の条件を満たすように、上記イオン注入処理を行うことが望ましい。
また、ｐ型のＪＴＥ層５上に、形成するｎ型の第二の不純物層２５がＳｉＣエピ層２と接続するようにすると、ｎ型の第二の不純物層は、ドレイン電極２２と同電位になり、デバイスに逆バイアスが印加されたときにＪＴＥ層５中に広がる空乏層の幅は、第二の不純物層２５がドレイン電極２２と同電位となっていない場合と比べて、一定となり、デバイスの耐圧が安定となる。
なお、本実施の形態では、ＪＴＥ層５の構造として１ゾーンのＪＴＥ構造について説明したが、ＪＴＥ層５が第一の不純物層３からＳｉＣエピ層２に向かって階段状に濃度分布を持つ複数ゾーンのＪＴＥ構造であっても同様の効果がある。
また、デバイス構造としてエピチャネルＭＯＳＦＥＴに言及して話を進めた。しかし、終端構造として、同様のＪＴＥ層５を持つ、ＳｉＣのショットキーダイオード、ＳｉＣのｐｎダイオードなどにおいても、本実施の形態に係わる構造（つまり、ｐ型のＪＴＥ層５の上層にｎ型の第二の不純物層２５が形成されており、当該ＳｉＣ領域２５上に保護膜６が形成されている構造）を適用することができる。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

Claims (13)

  1. ｎ型の導電性を有するＳｉＣ領域（２）と、
    前記ＳｉＣ領域の表面内に形成されており、ｐ型の導電性を有する不純物層（３）と、
    前記不純物層に隣接して形成されており、ｐ型の導電性を有しており、前記不純物層よりも不純物濃度の低いＪＴＥ層（５）とを、
    備えており、
    前記ＪＴＥ層は、前記ＳｉＣ領域の上面から所定の距離だけ隔てた位置に、形成されており、
    前記ＪＴＥ層の上方は、ｎ型の導電性を有する領域（１０）が形成されている、
    ことを特徴とする半導体装置。
  2. ｎ型の導電性を有するＳｉＣ領域（２）と、
    前記ＳｉＣ領域の表面内に形成されており、ｐ型の導電性を有する第一の不純物層（３）と、
    前記ＳｉＣ領域の表面内において、前記第一の不純物層に隣接して形成されており、ｐ型の導電性を有しており、前記第一の不純物層よりも不純物濃度の低いＪＴＥ層（５）と、
    前記少なくともＪＴＥ層上に形成されており、ｎ型の導電性を有する第二の不純物層（２５）と、を備えている、
    ことを特徴とする半導体装置。
  3. 前記第二の不純物層と前記ＳｉＣ領域とが、接続されている、
    ことを特徴とする請求項２に記載の半導体装置。
  4. （Ａ）ｎ型の導電性を有する、ＳｉＣ領域（２）の表面内に、ｐ型の導電性を有する不純物層（３）を形成する工程と、
    （Ｂ）前記不純物層の隣接する領域の前記ＳｉＣ領域に対して、イオン注入を施し、前記不純物層に隣接し、前記不純物層よりも不純物濃度の低い、第一のＪＴＥ層（５）を形成する工程とを、備えており、
    前記工程（Ｂ）は、
    前記イオン注入のエネルギーを変化させることにより、前記ＳｉＣ領域の第一の深さから、前記ＳｉＣ領域の表面に至らない第二の深さにかけて、前記第一のＪＴＥ層を形成する工程である、
    ことを特徴とする半導体装置の製造方法。
  5. 前記工程（Ｂ）は、
    Ｎｐ×Ｄｐ＝Ｎｐｏ×Ｄｐｏ＋Ｎｎ×Ｄｎ、の条件を満たすように行う、
    ここで、
    Ｎｐは、前記第一のＪＴＥ層の不純物濃度、
    Ｄｐは、前記第一のＪＴＥ層の深さ、
    Ｎｐｏは、ＪＴＥ層を前記ＳｉＣ領域の表面に至るまで形成した場合の第二のＪＴＥ層（５０）内の最適な不純物濃度である、
    Ｄｐｏは、前記第二のＪＴＥ層の深さである、
    Ｎｎは、前記第一のＪＴＥ層上方に存する、ｎ型の導電性を有する領域の不純物濃度である、
    Ｄｎは、前記第一のＪＴＥ層上方に存する、ｎ型の導電性を有する領域の深さである、
    ことを特徴とする請求項４に記載の半導体装置の製造方法。
  6. （Ａ）ｎ型の導電性を有する、ＳｉＣ領域（２）の表面内に、ｐ型の導電性を有する不純物層（３）を形成する工程と、
    （Ｂ）前記不純物層の隣接する領域の前記ＳｉＣ領域に対して、イオン注入を施し、前記不純物層に隣接し、前記不純物層よりも不純物濃度の低い、第一のＪＴＥ層（５）を形成する工程とを、備えており、
    前記工程（Ｂ）は、
    前記イオン注入のエネルギーを変化させることにより、前記ＳｉＣ領域の第一の深さから、前記ＳｉＣ領域の表面にかけて、ｐ型のイオン注入を行った後に、前記イオン注入のエネルギーを変化させることにより、前記ＳｉＣ領域の表面から第二の深さにかけてｎ型のイオン注入を行うことにより、前記第一のＪＴＥ層を形成する工程である、
    ことを特徴とする半導体装置の製造方法。
  7. 前記工程（Ｂ）は、
    Ｎｐ×Ｄｐ＝Ｎｐｏ×Ｄｐｏ＋Ｎｎ１×Ｄｎ１、の条件を満たすように行う、
    ここで、
    Ｎｐは、前記第一のＪＴＥ層の不純物濃度、
    Ｄｐは、前記第一のＪＴＥ層の深さ、
    Ｎｐｏは、ＪＴＥ層を前記ＳｉＣ領域の表面に至るまで形成した場合の第二のＪＴＥ層（５０）内の最適な不純物濃度である、
    Ｄｐｏは、前記第二のＪＴＥ層の深さである、
    Ｎｎ１は、前記第一のＪＴＥ層上方に存する、イオン注入により形成するｎ型の導電性を有する領域の不純物濃度である、
    Ｄｎ１は、前記第一のＪＴＥ層上方に存する、イオン注入により形成するｎ型の導電性を有する領域の深さである、
    ことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. （ａ）ｎ型の導電性を有する、ＳｉＣ領域（２）の表面内に、ｐ型の導電性を有する第一の不純物層（３）を形成する工程と、
    （ｂ）前記ＳｉＣ領域の表面内において、前記第一の不純物層に隣接して、前記第一の不純物層よりも不純物濃度の低い、第一のＪＴＥ層（５）を形成する工程と、
    （ｃ）所定のドーパントを用いたエピタキシャル成長により、前記ＳｉＣ領域上面に、ｎ型の導電性を有するエピ膜（２０）を形成する工程と、
    （ｄ）前記エピ膜の所定の部分を除去することにより、少なくとも前記第一のＪＴＥ層上に、ｎ型の導電性を有する第二の不純物層（２５）を残存させる工程とを、備えている、
    ことを特徴とする半導体装置の製造方法。
  9. 前記工程（ｂ）および前記工程（ｃ）は、
    Ｎｐ×Ｄｐ＝Ｎｐｏ×Ｄｐｏ＋Ｎｎ×Ｄｎ、の条件を満たすように行う、
    ここで、
    Ｎｐは、前記第一のＪＴＥ層の不純物濃度、
    Ｄｐは、前記第一のＪＴＥ層の深さ、
    Ｎｐｏは、前記第二の不純物層が形成されていない場合の、第二のＪＴＥ層内の最適な不純物濃度である、
    Ｄｐｏは、前記第二のＪＴＥ層の深さである、
    Ｎｎは、前記第一のＪＴＥ層上に形成されている、前記第二の不純物層の不純物濃度である、
    Ｄｎは、前記第一のＪＴＥ層上に形成されている、前記第二の不純物層の深さである、
    ことを特徴とする請求項８に記載の半導体装置の製造方法。
  10. （ａ）ｎ型の導電性を有する、ＳｉＣ領域（２）の表面内に、ｐ型の導電性を有する第一の不純物層（３）を形成する工程と、
    （ｂ）前記ＳｉＣ領域の表面内において、前記第一の不純物層に隣接して、前記第一の不純物層よりも不純物濃度の低い、第一のＪＴＥ層（５）を形成する工程と、
    （ｃ）所定のドーパントを用いたエピタキシャル成長により、前記ＳｉＣ領域上面に、ｎ型の導電性を有するエピ膜（２０）を形成する工程と、
    （ｄ）前記エピ膜の所定の部分を除去することにより、少なくとも前記第一のＪＴＥ層上に、ｎ型の導電性を有する第二の不純物層（２５）を残存させる工程と、
    （ｅ）前記第二の不純物層にｎ型のイオン注入を行う工程とを、備えている、
    ことを特徴とする半導体装置の製造方法。
  11. 前記工程（ｂ）および前記工程（ｃ）および前記工程（ｅ）は、
    Ｎｐ×Ｄｐ＝Ｎｐｏ×Ｄｐｏ＋Ｎｎ×Ｄｎ＋Ｎｎ１×Ｄｎ１、の条件を満たすように行う、
    ここで、
    Ｎｐは、前記第一のＪＴＥ層の不純物濃度、
    Ｄｐは、前記第一のＪＴＥ層の深さ、
    Ｎｐｏは、前記第二の不純物層が形成されていない場合の、第二のＪＴＥ層内の最適な不純物濃度である、
    Ｄｐｏは、前記第二のＪＴＥ層の深さである、
    Ｎｎは、前記エピ膜の不純物濃度である、
    Ｄｎは、前記エピ膜の深さである、
    Ｎｎ１は、前記第二の不純物層にイオン注入するｎ型の不純物濃度である、
    Ｄｎ１は、前記第二の不純物層にイオン注入するｎ型の不純物の深さである、
    ことを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. （ａ）ｎ型の導電性を有する、ＳｉＣ領域（２）の表面内に、ｐ型の導電性を有する第一の不純物層（３）を形成する工程と、
    （ｂ）前記ＳｉＣ領域の表面内において、前記第一の不純物層に隣接して、前記第一の不純物層よりも不純物濃度の低い、第一のＪＴＥ層（５）を形成する工程と、
    （ｃ）所定のドーパントを用いたエピタキシャル成長により、前記ＳｉＣ領域上面に、ｐ型の導電性を有するエピ膜（２０）を形成する工程と、
    （ｄ）前記エピ膜の所定の部分を除去することにより、少なくとも前記第一のＪＴＥ層上に、ｐ型の導電性を有する第二の不純物層（２５）を残存させる工程と、
    （ｅ）前記第二の不純物層にｎ型のイオン注入を行い、前記第二の不純物層をｎ型とする工程とを、備えている、
    ことを特徴とする半導体装置の製造方法。
  13. 前記工程（ｂ）および前記工程（ｃ）および前記工程（ｅ）は、
    Ｎｐ×Ｄｐ＝Ｎｐｏ×Ｄｐｏ−Ｎｐ１×Ｄｐ１＋Ｎｎ１×Ｄｎ１、の条件を満たすように行う、
    ここで、
    Ｎｐは、前記第一のＪＴＥ層の不純物濃度、
    Ｄｐは、前記第一のＪＴＥ層の深さ、
    Ｎｐｏは、前記第二の不純物層が形成されていない場合の、第二のＪＴＥ層内の最適な不純物濃度である、
    Ｄｐｏは、前記第二のＪＴＥ層の深さである、
    Ｎｐ１は、前記ｐ型の導電性を有するエピ膜の不純物濃度である、
    Ｄｐ１は、前記ｐ型の導電性を有するエピ膜の厚さである、
    Ｎｎ１は、前記第二の不純物層にイオン注入するｎ型の不純物濃度である、
    Ｄｎ１は、前記第二の不純物層にイオン注入するｎ型の不純物の深さである、
    ことを特徴とする請求項１２に記載の半導体装置の製造方法。
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