CN101258608A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

Info

Publication number
CN101258608A
CN101258608A CNA2006800328861A CN200680032886A CN101258608A CN 101258608 A CN101258608 A CN 101258608A CN A2006800328861 A CNA2006800328861 A CN A2006800328861A CN 200680032886 A CN200680032886 A CN 200680032886A CN 101258608 A CN101258608 A CN 101258608A
Authority
CN
China
Prior art keywords
mentioned
layer
jte
impurity
sic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006800328861A
Other languages
English (en)
Other versions
CN101258608B (zh
Inventor
樽井阳一郎
大塚健一
今泉昌之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN101258608A publication Critical patent/CN101258608A/zh
Application granted granted Critical
Publication of CN101258608B publication Critical patent/CN101258608B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)

Abstract

本发明提供一种半导体装置及其制造方法，在使用SiC基板的半导体装置中，JTE层几乎不会受到固定电荷的影响，可取得稳定的绝缘击穿耐压。本发明的第一方式的半导体装置具备：SiC外延层(2)，其具有n型导电性；杂质层(3)，其形成在SiC外延层(2)的表面内，并具有p型导电性；以及JTE层(5)，其与杂质层(3)邻接地形成，并具有p型导电性，且杂质浓度低于杂质层(3)。此处，JTE层(5)形成在从SiC外延层(2)的上表面隔开预定的距离的位置，JTE层(5)的上方形成有具有n型导电性的SiC区域(10)。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及一种半导体装置以及半导体装置的制造方法，特别涉及在SiC基板内形成有JTE层的半导体装置以及半导体装置的制造方法。
背景技术
以往以来，存在使用SiC基板的肖特基二极管、pn二极管、MOSFET等功率半导体装置。在该功率半导体装置中，为了防止电场集中于pn结部，导入了各种终端结构。作为该多种终端结构之一，有JTE(Junction Terminataion Edge；结型终端边沿)结构(例如，非专利文献1)。
该JTE结构具有可通过离子注入容易地形成的特征。另外，该JTE结构还具有如下特征：将JTE层的载流子(carrier)浓度设计成在绝缘击穿时使JTE层完全耗尽化即可，该JTE结构容易设计。
另外，为了降低JTE表面的电场强度，还有利用第三层来被覆pn结和JTE的技术(例如专利文献1)。
非专利文献1：B.Jayant Baliga著，“POWERSEMICONDUCTOR DEVICES”，pp111-pp113
专利文献1：日本特表2002-507325号公报
非专利文献1的JTE层易于受到JTE层和形成在该JTE层上的保护膜的界面附近的电荷等(特别是固定电荷)的影响。而且，在该界面附近的固定电荷量变化时，造成功率半导体装置的绝缘击穿电压大幅下降。另外，在上述保护膜的形成条件等不同时，上述界面附近的固定电荷量大幅变化，与此相伴，功率半导体装置的绝缘击穿电压大幅变化。
即，在具有非专利文献1的JTE结构的功率半导体装置中，难以使绝缘击穿电压稳定。
在使用SiC基板的功率半导体装置中，作为不易受到该JTE界面附近的固定电荷量的影响的JTE结构，有专利文献1的JTE结构(即，利用第三层来被覆pn结以及JTE)。
但是，即使在专利文献1的JTE结构中，第三层未必一定是n型的SiC，无法解决由于保护膜的形成条件不同，第三层和形成在其上的保护膜之间的界面附近的固定电荷量大幅变化的问题。另外，存在第三层不与SiC基板电连接且第三层的电位不稳定的问题。因此，本发明的目的在于提供这样一种半导体装置及其制造方法：在使用SiC基板的半导体装置中，即使在具有JTE结构(JTE层)的情况下，该JTE层几乎不会受到固定电荷的影响，可获得稳定的绝缘击穿耐压。
发明内容
本发明的第1方面记载的半导体装置具备：SiC区域，其具有n型导电性；杂质层，其形成在上述SiC区域的表面内，并具有p型导电性；以及JTE层，其与上述杂质层邻接地形成，并具有p型导电性，且杂质浓度低于上述杂质层，其中，上述JTE层形成在从上述SiC区域的上表面隔开预定的距离的位置，上述JTE层的上方形成有具有n型导电性的区域。
另外，第2方面记载的半导体装置具备：SiC区域，其具有n型导电性；第一杂质层，其形成在上述SiC区域的表面内，并具有p型导电性；JTE层，其在上述SiC区域的表面内与上述第一杂质层邻接地形成，并具有p型导电性，且杂质浓度低于上述第一杂质层；以及第二杂质层，其至少形成在上述JTE层上，并具有n型导电性。
另外，第4方面记载的半导体装置的制造方法具备如下的步骤：(A)在具有n型导电性的SiC区域的表面内，形成具有p型导电性的杂质层的步骤；以及(B)对与上述杂质层邻接的区域的上述SiC区域实施离子注入，与上述杂质层邻接地形成杂质浓度低于上述杂质层的第一JTE层的步骤，其中，上述步骤(B)是通过使上述离子注入的能量变化，从上述SiC区域的第一深度到没有到达上述SiC区域的表面的第二深度形成上述第一JTE层的步骤。
另外，第6方面记载的半导体装置的制造方法具备如下的步骤：(A)在具有n型导电性的SiC区域的表面内，形成具有p型导电性的杂质层的步骤；以及(B)与上述杂质层邻接的区域的上述SiC区域实施离子注入，与上述杂质层邻接地形成杂质浓度低于上述杂质层的第一JTE层的步骤，其中，上述步骤(B)是通过使上述离子注入的能量变化，从上述SiC区域的第一深度到上述SiC区域的表面进行p型的离子注入后从上述SiC区域的表面到第二深度进行n型的离子注入，从而形成上述第一JTE层的步骤。
另外，第8方面记载的半导体装置的制造方法具备如下的步骤：(a)在具有n型导电性的SiC区域的表面内，形成具有p型导电性的第一杂质层的步骤；(b)在上述SiC区域的表面内，与上述第一杂质层邻接地形成杂质浓度低于上述第一杂质层的第一JTE层的步骤；(c)通过使用预定的掺杂剂的外延生长，在上述SiC区域上表面，形成具有n型导电性的外延膜的步骤；以及(d)通过去除上述外延膜的预定的部分，至少在上述第一JTE层上保留具有n型导电性的第二杂质层的步骤。
另外，第10方面记载的半导体装置的制造方法具备如下的步骤：(a)在具有n型导电性的SiC区域的表面内，形成具有p型导电性的第一杂质层的步骤；(b)在上述SiC区域的表面内，与上述第一杂质层邻接地形成杂质浓度低于上述第一杂质层的第一JTE层的步骤；(c)通过使用预定的掺杂剂的外延生长，在上述SiC区域上表面，形成具有n型导电性的外延膜的步骤；(d)通过去除上述外延膜的预定的部分，至少在上述第一JTE层上保留具有n型导电性的第二杂质层的步骤；以及(e)对上述第二杂质层进行n型的离子注入的步骤。
另外，第12方面记载的半导体装置的制造方法具备如下的步骤：(a)在具有n型导电性的SiC区域的表面内，形成具有p型导电性的第一杂质层的步骤；(b)在上述SiC区域的表面内，与上述第一杂质层邻接地形成杂质浓度低于上述第一杂质层的第一JTE层的步骤；(c)通过使用预定的掺杂剂的外延生长，在上述SiC区域上表面，形成具有p型导电性的外延膜的步骤；(d)通过去除上述外延膜的预定的部分，至少在上述第一JTE层上保留具有p型导电性的第二杂质层的步骤；以及(e)对上述第二杂质层进行n型的离子注入，使上述第二杂质层成为n型的步骤。
本发明的第1方面记载的半导体装置具备：SiC区域，其具有n型导电性；杂质层，其形成在上述SiC区域的表面内，并具有p型导电性；以及JTE层，其与上述杂质层邻接地形成，并具有p型导电性，且杂质浓度低于上述杂质层，其中，上述JTE层形成在从上述SiC区域的上表面隔开预定的距离的位置，上述JTE层的上方形成有具有n型导电性的区域，所以在JTE层的上方形成有保护膜的情况下，可形成包括所谓的nMOS电容器结构的半导体装置。因此，即使使该保护膜的形成条件变化，JTE层也几乎不会受到起因于此的固定电荷密度的变化的影响。因此，半导体装置的绝缘击穿电压(耐压值)稳定。
另外，本发明的第2方面记载的半导体装置具备：SiC区域，其具有n型导电性；第一杂质层，其形成在上述SiC区域的表面内，并具有p型导电性；JTE层，其在上述SiC区域的表面内与上述第一杂质层邻接地形成，并具有p型导电性，且杂质浓度低于上述第一杂质层；以及第二杂质层，其至少形成在上述JTE层上，并具有n型导电性，所以在JTE层的上方以覆盖第二杂质层的形式形成有保护膜的情况下，可形成包括所谓的nMOS电容器结构的半导体装置。因此，即使使该保护膜的形成条件变化，JTE层也几乎不会受到起因于此的固定电荷密度的变化的影响。因此，半导体装置的绝缘击穿电压(耐压值)稳定。
另外，本发明的第4方面记载的半导体装置的制造方法具备如下的步骤：(A)在具有n型导电性的SiC区域的表面内，形成具有p型导电性的杂质层的步骤；以及(B)对上述杂质层所邻接的区域的上述SiC区域，实施离子注入，与上述杂质层邻接地形成杂质浓度低于上述杂质层的第一JTE层的步骤，其中，上述步骤(B)是通过使上述离子注入的能量变化，从上述SiC区域的第一深度到没有到达上述SiC区域的表面的第二深度形成上述第一JTE层的步骤，所以通过使离子注入的能量例如从高向低变化，可容易地制造第1方面记载的半导体装置。
另外，本发明的第6方面记载的半导体装置的制造方法具备如下的步骤：(A)在具有n型导电性的SiC区域的表面内，形成具有p型导电性的杂质层的步骤；以及(B)对上述杂质层所邻接的区域的上述SiC区域，实施离子注入，与上述杂质层邻接地形成杂质浓度低于上述杂质层的第一JTE层的步骤，其中，上述步骤(B)是通过使上述离子注入的能量变化，从上述SiC区域的第一深度到上述SiC区域的表面进行p型的离子注入后从上述SiC区域的表面到第二深度进行n型的离子注入，从而可容易地制造第1方面记载的半导体装置。
另外，本发明的第8方面记载的半导体装置的制造方法具备如下的步骤：(a)在具有n型导电性的SiC区域的表面内，形成具有p型导电性的第一杂质层的步骤；(b)在上述SiC区域的表面内，与上述第一杂质层邻接地形成杂质浓度低于上述第一杂质层的第一JTE层的步骤；(c)通过使用预定的掺杂剂的外延生长，在上述SiC区域上表面，形成具有n型导电性的外延膜的步骤；以及(d)通过去除上述外延膜的预定的部分，至少在上述第一JTE层上保留具有n型导电性的第二杂质层的步骤，所以可容易地制造第2方面记载的半导体装置。
另外，本发明的10方面记载的半导体装置的制造方法具备如下的步骤：(a)在具有n型导电性的SiC区域的表面内，形成具有p型导电性的第一杂质层的步骤；(b)在上述SiC区域的表面内，与上述第一杂质层邻接地形成杂质浓度低于上述第一杂质层的第一JTE层的步骤；(c)通过使用预定的掺杂剂的外延生长，在上述SiC区域上表面，形成具有n型导电性的外延膜的步骤；(d)通过去除上述外延膜的预定的部分，至少在上述第一JTE层上保留具有n型导电性的第二杂质层的步骤；以及(e)对上述第二杂质层进行n型的离子注入的步骤，所以可容易地制造第2方面记载的半导体装置。
另外，本发明的第12方面记载的半导体装置的制造方法具备如下的步骤：(a)在具有n型导电性的SiC区域的表面内，形成具有p型导电性的第一杂质层的步骤；(b)在上述SiC区域的表面内，与上述第一杂质层邻接地形成杂质浓度低于上述第一杂质层的第一JTE层的步骤；(c)通过使用预定的掺杂剂的外延生长，在上述SiC区域上表面，形成具有p型导电性的外延膜的步骤；(d)通过去除上述外延膜的预定的部分，至少在上述第一JTE层上保留具有p型导电性的第二杂质层的步骤；以及(e)对上述第二杂质层进行n型的离子注入，使上述第二杂质层成为n型的步骤，所以可容易地制造第2方面记载的半导体装置。
该发明的目的、特征、局面、以及优点根据以下的详细说明和附图将更加明确。
附图说明
图1是示出实施方式1的半导体装置的结构的剖面图。
图2是用于说明实施方式1的半导体装置的制造方法的工序剖面图。
图3是用于说明实施方式1的半导体装置的制造方法的工序剖面图。
图4是用于说明实施方式1的半导体装置的制造方法的工序剖面图。
图5是用于说明实施方式1的半导体装置的制造方法的工序剖面图。
图6是用于说明实施方式1的半导体装置的制造方法的工序剖面图。
图7是示出MOS电容器的结构的剖面图。
图8是示出nMOS电容器的C-V特性的实验结果的图。
图9是示出pMOS电容器的C-V特性的实验结果的图。
图10是示出包括pMOS电容器结构的半导体装置的结构的剖面图。
图11是示出MOS电容器的能带结构的图。
图12是示出实施方式2的半导体装置的结构的剖面图。
图13是用于说明实施方式2的半导体装置的制造方法的工序剖面图。
图14是用于说明实施方式2的半导体装置的制造方法的工序剖面图。
图15是用于说明实施方式2的半导体装置的制造方法的工序剖面图。
具体实施方式
以下，根据示出该实施方式的附图来具体说明该发明。
(实施方式1)
图1是示出本实施方式的半导体装置(具体而言是pn二极管)的结构的剖面图。
如图1所示，在SiC基板1的第一主面上，形成有SiC外延层(可认为是SiC区域)2。此处，SiC基板1具有n型导电性。另外，SiC外延层2具有n-型导电性。
另外，在SiC外延层2的表面内的预定的区域形成有杂质层3。此处，杂质层3具有p型导电性。另外，在杂质层3的表面内，形成有欧姆接触区域4。此处，欧姆接触区域4具有p+型导电性。
另外，与杂质层3邻接地形成有JTE层5。更具体而言，与杂质层3邻接且以围绕该杂质层3的形式形成有JTE层5。
此处，JTE层5具有p型导电性。另外，JTE层5的杂质浓度低于杂质层3的杂质浓度。另外，如图1所示，JTE层5形成在从SiC外延层2的上表面隔开预定距离的位置。因此，在JTE层5的上方，存在n型的SiC区域10。
另外，在SiC外延层2的第一主面上形成有保护膜6。此处，保护膜6在欧姆接触区域4的上方位置形成有开口部9。另外，在该开口部9内形成有阳极电极7。此处，阳极电极7经由欧姆接触区域4与杂质层3连接。
另外，在SiC基板1的第二主面上，形成有阴极电极8。因此，从图1可知，阴极电极8配置成与阳极电极7对置。
接下来，使用工序剖面图，对本实施方式的半导体装置(具体而言是pn二极管)的制造方法进行说明。
首先，对n型的SiC基板1的第一主面，实施使用预定的掺杂剂的外延生长处理。由此，如图2所示，在SiC基板1的第一主面上，形成n-型的SiC外延层(可认为是SiC区域)2。
接下来，对SiC外延层2的第一主面的预定的区域，实施离子注入处理。由此，如图2所示，在SiC外延层2的表面内的预定的区域，形成p型的杂质层3。此处，一边使注入能量呈台阶状地例如从高向低变化，一边进行该离子注入处理。
接下来，对形成有杂质层3的区域，进一步实施离子注入处理。由此，如图3所示，在杂质层3的表面内，形成浓度高于该杂质层3的p+型的欧姆接触区域4。此处，一边使注入能量呈台阶状地例如从高向低变化，一边进行该离子注入处理。
接下来，对与杂质层3邻接的区域实施离子注入处理。由此，如图4所示，可形成与杂质层3邻接的JTE层5。此处，如上所述，JTE层5具有p型导电性。另外，JTE层5的杂质浓度低于杂质层3的杂质浓度。
另外，一边使注入能量呈台阶状地例如从高向低变化，一边进行用于形成该JTE层5的离子注入处理。此处，注入能量越大，离子注入得越深，所以在更深的层中形成JTE层5。
因此，在使离子注入的能量变化的情况下，通过调整注入能量的最低限的能量，可从SiC外延层2的第一深度到没有到达该SiC外延层2的表面的第二深度，形成JTE层5。即，可构成在JTE层5的上方存在(保留)n型的SiC区域10的形态(图4)。
作为形成JTE层5的另一方法，还可以使用如下的方法：通过使离子注入的能量呈台阶状地变化，在从SiC外延层2的第一深度到表面进行p型的离子注入(即，形成p型的区域(JTE层5))后，通过使n型的离子注入的能量呈台阶状地变化，从SiC外延层2到第二深度进行n型的离子注入，从而形成预定浓度的n型的SiC区域10。
另外，在上述各离子注入处理后，实施活性化退火处理。由此，可使在上述各工序中进行离子注入的各杂质电气地活性化。另外，通过该活性化退火处理，还可以一并进行离子注入区域的结晶性的恢复。
之后，如图5所示，在SiC外延层2的第一主面上，形成保护膜(SiO2等绝缘膜)6。另外，如图6所示，对该保护膜6形成开口部9。此处，从图6可知，欧姆接触区域4从开口部9的底部露出。
之后，以与从开口部9的底部露出的欧姆接触区域4连接的形式形成阳极电极7(图1)。另外，在SiC基板1的第二主面上，形成阴极电极(图1)。
通过以上的工序，完成本实施方式的半导体装置。
在本实施方式中，在n型的SiC外延层2内形成有p型的JTE层5而不从该n型的SiC外延层2的表面露出。因此，可制作出在p型的JTE层5的上层存在n型的SiC区域10的结构。
设形成在JTE层5的上方的保护膜6的形成条件等变化，且在JTE层5和保护膜6之间产生的固定电荷量变化。但是，通过上述结构，该JTE层5几乎不会受到固定电荷的影响。因此，可提供具有稳定的绝缘击穿耐压的半导体装置。
可通过以下所示的实验结果来确认上述效果。对该实验进行详细说明。
在形成有JTE层5的SiC外延层2的表面，通常形成有保护SiO2等的表面的保护膜6。而且，通过该结构，在SiC外延层2和保护膜6之间，形成有多个界面态。而且，当电荷被该界面态捕获到时，JTE层5受到其影响，如上所述，半导体装置的绝缘击穿电压变得小于设计值。
此处，发明者尝试了对SiC膜和SiO2膜的界面进行评价的实验。在实验时，制作出图7所示的MOS电容器。更具体而言，制作出p型的MOS电容器以及n型的MOS电容器。
此处，n型的MOS电容器(以下，称为nMOS电容器)为以下的结构。
在图7中，在n+型的SiC基板13上，形成了有外延生长的n型的SiC外延层14。另外，在该SiC层14上形成由SiO2膜构成的热氧化膜11，在该热氧化膜11上形成有通过CVD法成膜的SiO2膜12。另外，在SiC基板13的背面形成有背面电极23，在SiO2膜12上形成有栅电极17。
从上述结构可知，nMOS电容器可看作在栅电极17和背面电极23之间的结构中，氧化膜和n型的SiC区域连接的结构。
与此相对，p型的MOS电容器(以下，称为pMOS电容器)为以下的结构。
在图7中，在p+型的SiC基板13上，形成了有外延生长的p型的SiC外延层14。另外，在该SiC层14上形成由SiO2膜构成的热氧化膜11，在该热氧化膜11上形成有通过CVD法成膜的SiO2膜12。另外，在SiC基板13的背面形成有背面电极23，在SiO2膜12上形成有栅电极17。
从上述结构可知，pMOS电容器可看作在栅电极17和背面电极23之间的结构中，氧化膜和p型的SiC区域连接的结构。
发明者在上述结构的MOS电容器中，使热氧化膜11以及SiO2膜12的形成条件变化，对C(电容)-V(电压)特性的变化进行了实验。图8、9示出该实验结果的一个例子。
使热氧化膜11以及SiO2膜12的形成条件变化，取得图8、9所示的实验数据，根据该实验数据，分别求出固定电荷密度。此处，依据各实验数据，根据平带(flat band)电压的偏移(shift)，计算出该固定电荷密度。
其结果，可知在使各膜11、12的形成条件变化时，在nMOS电容器的情况下，固定电荷密度在1×1011/cm2以下的范围内变动。与此相对，在pMOS电容器的情况下，固定电荷密度在2×1012/cm2～6×1012/cm2的范围内变动。
根据上述结果，可理解如下的情况。即，与pMOS电容器相比，nMOS电容器一方的固定电荷密度低一个数量级以上。对于该结论，即使使各膜11、12的形成条件变化，也不会改变。
此处，JTE层5的杂质浓度为～1013/cm2量级。
因此，在使各膜11、12的形成条件变化的情况下，当采用固定电荷密度以大致相同的数量级(order)变化的、包括JTE层5的pMOS电容器类似结构(即，如图10所示，在由SiC构成的p型的JTE层50的上表面直接形成有由SiO2构成的保护膜6的结构)时，可以说该JTE层5受到该固定电荷密度的变化的影响很大。
与此相对，在使各膜11、12的形成条件变化的情况下，当采用固定电荷密度以低一个数量级以上的数量级变化的、包括JTE层5的nMOS电容器类似结构(即，如图1所示，在p型的JTE层50的上方存在n型的SiC区域10，在该SiC区域10上形成有由SiO2构成的保护膜6的结构)时，可以说该JTE层5几乎不会受到该固定电荷密度的变化的影响。
可使用目前已知的事实和能带结构，说明该结果。
在图11的能带结构中，一般可知：SiC的能带隙(band gap)(Ec-Ev)大；在能带隙中存在许多界面态；其密度在中间带隙(midgap)附近变小；以及随着接近于导带(Ec)、价带(Ev)，该密度增加等。
另外，由于由深的界面态捕获的电荷在室温下不会被放出，所以可知：实际上发挥固定电荷那样的作用；在SiC的能带隙中的界面态内，与中间带隙相比，在导带侧(Ec)为受主型，而在价带侧(Ev)为施主型；以及施主型的能级多于受主型的能级。
此处，受主型的界面态在小于费密能(fermi energy)(Ef)的情况下，负的固定电荷存在于该界面态。另外，在大于费密能(Ef)的情况下，该界面态为中性。
另外，施主型的界面态在小于费密能(Ef)的情况下，该界面态为中性。另外，在大于费密能(Ef)的情况下，正的固定电荷存在于该界面态。
此处，费密能Ef存在于导带侧(Ec)和价带侧(Ev)之间。特别，在pMOS电容器的情况下，费密能Ef形成在价带侧(Ev)附近。另外，在nMOS电容器的情况下，费密能Ef形成在导带侧(Ec)附近。
根据以上的目前已知的事实和能带结构，可理解为：在pMOS电容器的情况下，存在较多的实效上正的固定电荷，在nMOS电容器的情况下，存在一些实效上负的固定电荷。
而且，可知该讨论与上述实验结果一致。
另外，在上述实验结果中，在使各膜11、12的形成条件变化的情况下，固定电荷密度在预定的范围内变化的原因在于，起因于该形成条件的变化，SiC外延层14和各膜11、12的界面态变化。
如上所述，例如如图10所示，在形成有包括JTE层5的pMOS电容器类似结构的情况下，当使保护膜6的形成条件变化时，JTE层50受到由此引起的固定电荷密度的变化的影响很大。因此，造成半导体装置的绝缘击穿电压容易变动。
与此相对，例如如图1所示，在形成有包括JTE层5的nMOS电容器类似结构的情况下，当使保护膜6的形成条件变化时，JTE层5几乎不会受到由此引起的固定电荷密度的变化的影响。因此，半导体装置的绝缘击穿电压(耐压值)稳定。
以上，在本实施方式的半导体装置中，如上所述，即使形成在JTE层5的上方的保护膜6的形成条件等变化，且JTE层5和保护层6之间产生的固定电荷量变化，该JTE层5几乎不会受到固定电荷的影响，可获得稳定的绝缘击穿耐压。
另外，在制造具有上述结构的JTE层5的半导体装置时，为了形成该JTE层5，对SiC外延层2实施离子注入处理。另外，在该离子注入处理中，使离子注入的能量呈台阶状地变化。
因此，通过调整该离子注入的能量，可从SiC外延层2的第一深度到没有到达该SiC外延层2的表面的第二深度，形成JTE层5。即，可制成在JTE层5的上方存在n型的SiC区域10的结构。
另外，在制成JTE层5时(即，在用于形成JTE层5的上述离子注入处理时)，优选以JTE层(可认为是第一JTE层)5的杂质浓度Np和其深度Dp满足下面的条件的形式，进行离子注入处理。
即，优选以满足
Np×Dp＝Npo×Dpo+Nn×Dn
的条件的形式，进行上述离子注入处理。
此处，“Npo”是例如图10所示的JTE层(可认为是是第二JTE层)50的最佳的杂质浓度。即，是直至SiC外延层2的表面为止形成JTE层50且SiC和保护膜之间的固定电荷不存在时的、该JTE层50内的最佳的杂质浓度。另外，所谓最佳的杂质浓度是指，从绝缘击穿耐压的观点取得最佳的耐压效果的杂质浓度。该“Npo”可通过实验或仿真等来确定。
另外，“Dpo”是例如在图10所示的JTE层50中，杂质浓度为上述“Npo”的JTE层(可认为是第二JTE层)50的深度。即，是直至SiC外延层2的表面为止形成JTE层50时的、该JTE层50的深度。
另外，“Nn”是在图1中存在于JTE层(可认为是第一JTE层)5上方的、具有n型导电性的SiC区域10的杂质浓度。另外，“Dn”是在图1中存在于JTE层(可认为是第一JTE层)5上方的、具有n型导电性的SiC区域10的深度。
上式是根据如下的考虑而导出的：对于JTE层50的最佳的载流子量(即，Npo×Dpo×面积A)，加上作为p型的杂质的、形成n型的SiC区域10那么多的载流子量(即，Nn×Dn×面积A)，从而成为本实施方式的JTE层5的最佳的载流子量(即，Np×Dp×面积A)。另外，在上述中，在各项中，设面积A相同。
因此，以满足上式的形式，实施离子注入处理。由此，可提供从绝缘击穿耐压的观点取得最佳的耐压效果的JTE层5。另外，以该条件形成的半导体装置成为具有大致接近于上式的关系的结构。
例如，在制造耐压1200～1700V的半导体装置(pn二极管)的情况下，优选以各要素成为以下值的形式，实施上述离子注入处理。
即，设SiC外延层2的杂质浓度为5×1015～2×1016/cm3且深度(厚度)为7～15μm。另外，设Npo＝2×1017/cm3且Dpo＝0.9μm。此处，在图1中，设形成有杂质浓度Nn为5×1015～2×1016/cm3(由于是该结构，所以其当然与SiC外延层2的杂质浓度相同)且其深度Dn为0.1～0.3μm的n型的SiC区域10。
在该情况下，可知当以满足Dp+Dn＝0.9μm的形式设计半导体装置时，以JTE层5的杂质浓度Np为2.26～3.1×1017/cm3且深度(厚度)为0.8～0.6μm的形式，进行上述离子注入处理即可。
另外，在通过实验或仿真预先求出Npo以及Dpo时，可根据所制作的半导体装置和工艺，在上述条件式的范围内任意地设定Nn、Dn、Np、Dp。例如，当在工艺上和器件设计上存在限制严格的项的情况下，按照上述条件式来设定其他限制宽松的项即可。
另外，制作Np和Dp的乘积小的JTE层5是困难的。因此，例如，在Npo和Dpo的乘积小的情况下，将Nn和Dn的乘积设计得较大即可。由此，可制作Np和Dp的乘积大的JTE层5，可易于作成该JTE层5。
另外，在作为上述的JTE层5的另一形成方法的、通过呈台阶状地使注入能量变化来从SiC外延层2的表面到第一深度形成p型的区域后，通过一边使注入能量呈台阶状变化一边进行n型的离子注入来从SiC外延层2的表面到第二深度形成n型的SiC区域10的方法中，当将n型的离子注入的杂质浓度设为“Nn1”并将厚度设为“Dn1”时，与通过直到没有到达上述的SiC外延层2的表面的第二深度进行p型的离子注入来形成JTE层5的情况相同的讨论成立。
即，优选以满足
Np×Dp＝Npo×Dpo+Nn1×Dn1
的条件的形式，进行上述离子注入处理。
另外，在本实施方式中，作为JTE层5的结构对单区(one-zone)的JTE结构进行了说明，但即使是JTE层5从第一杂质层3向SiC外延层2呈台阶状地具有浓度分布的多区的JTE结构，也具有相同的效果。
另外，作为器件结构，说明了pn二极管。但是，作为终端结构，即使在具有JTE层5的SiC的肖特基二极管、SiC的MOSFET等中，也可以应用本实施方式的结构(即，在p型的JTE层5的上层形成有n型的SiC区域10，并在该SiC区域10上形成有保护膜6的结构)。
(实施方式2)
在实施方式1中，在n型的SiC外延层2的内部形成有p型的JTE层5，该JTE层5没有从SiC层2的上表面露出。即，在JTE层5和SiC外延层2的上表面之间，存在n型的SiC区域10。
与此相对，在本实施方式的半导体装置中，涉及如下的结构：在n型的SiC外延层(可认为是SiC区域)的表面内，形成有p型的JTE层(即，JTE层从SiC外延层的上表面露出)，在该JTE层上，形成有n型的杂质层(可认为是第二杂质层)。
另外，在本实施方式中，以覆盖该n型的杂质层的形式，形成有保护膜。以下，使用附图来具体说明。
图12是示出本实施方式的半导体装置(具体而言是外延沟道MOSFET)的结构的剖面图。
如图12所示，在SiC基板1的第一主面上，形成有SiC外延层(可认为是SiC区域)2。此处，SiC基板1具有n型导电性。另外，SiC外延层2具有n-型导电性。
另外，在SiC外延层2的表面内的预定区域，形成有第一杂质层3。此处，第一杂质层3具有p型导电性。另外，在剖面图中，第一杂质层3沿水平方向排列地形成。
另外，在第一杂质层3的表面内，形成有欧姆接触区域4。此处，欧姆接触区域4具有p+型导电性。
另外，在第一杂质层3的表面内，形成有离子注入区域19。此处，离子注入区域19具有n+型导电性。另外，离子注入区域19与欧姆接触区域4邻接地形成。
另外，与第一杂质层3邻接地形成有JTE层5。更具体而言，在剖面图中JTE层5形成方式为，与在沿水平方向排列地形成的第一杂质层3中形成在最外侧的第一杂质层3邻接，并且围绕该第一杂质层3。
此处，JTE层5具有p型导电性。另外，JTE层5的杂质浓度低于第一杂质层3的杂质浓度。另外，在本实施方式中，JTE层5形成在SiC外延层2的表面内(即，JTE层5从SiC层2的上表面露出)。
另外，在JTE层5上，形成有第二杂质层25。此处，第二杂质层25具有n型导电性。
另外，从一个第一杂质层3内的一个离子注入区域19到水平相邻的另一第一杂质层3内的一个离子注入区域19，形成有外延沟道层15。该外延沟道层15为MOSFET的沟道。
外延沟道层15在剖面图中横跨离子注入区域19、第一杂质层3、SiC外延层2、第一杂质层3、以及离子注入区域19而形成。在图12中，可知横跨上述区域形成有3个外延沟道层15。另外，外延沟道层15具有n型导电性。
另外，在各外延沟道层15上，分别形成有栅绝缘膜16，在该栅绝缘膜16上，分别形成有栅电极17。进而，以覆盖由外延沟道层15、栅绝缘膜16以及栅电极17构成的层叠结构的形式，分别形成有绝缘膜18。
另外，在SiC外延层2的第一主面上，以覆盖第二杂质层25的形式，形成有保护膜6。此处，在保护膜6上，形成有开口部29。在该开口部29内，分别存在由绝缘膜18覆盖的上述层叠结构。
另外，以覆盖由绝缘膜18覆盖的上述层叠结构的形式，在开口部29内，形成有源电极21。此处，源电极21与欧姆接触区域4连接。具体而言，源电极21经由欧姆接触区域4，与第一杂质层3连接。
另外，在SiC基板1的第二主面上，与源电极21对置地形成有漏电极22。
在图12所示的半导体装置(具体而言是外延沟道MOSFET)中，通过对施加到栅电极17的电压进行控制，外延沟道层15的耗尽层变化。由此，经由外延沟道层15，电流在源电极21和漏电极22之间流过。
接下来，使用工序剖面图，对本实施方式的半导体装置(具体而言是外延沟道MOSFET)的制造方法进行说明。
首先，对n型的SiC基板1的第一主面，实施使用预定的掺杂剂的外延生长处理。由此，如图13所示，在SiC基板1的第一主面上，形成n-型的SiC外延层(可认为是SiC区域)2。
接下来，对SiC外延层2的第一主面的预定的区域，实施离子注入处理。由此，如图13所示，在SiC外延层2的表面内的预定的区域，形成p型的第一杂质层3。此处，一边使注入能量呈台阶状地例如从高向低变化，一边进行该离子注入处理。
接下来，对形成有第一杂质层3的区域，进一步实施离子注入处理。由此，如图13所示，在第一杂质层3的表面内，形成浓度高于该第一杂质层3的p+型的欧姆接触区域4。此处，一边使注入能量呈台阶状地例如从高向低变化，一边进行该离子注入处理。
接下来，对形成有第一杂质层3的区域，进一步实施离子注入处理。由此，如图13所示，在第一杂质层3的表面内，形成n+型的离子注入区域19。另外，如图13所示，离子注入区域19与欧姆接触区域4邻接地形成。此处，一边使注入能量呈台阶状地例如从高向低变化，一边进行该离子注入处理。
接下来，对第一杂质层3所邻接的区域，实施离子注入处理。由此，如图13所示，可形成与第一杂质层3邻接的(详细而言，与在俯视时沿水平方向排列形成的、第一杂质层3内的、位于最外的第一杂质层3邻接的)JTE层5。
此处，如上所述，JTE层5具有p型导电性。另外，JTE层5的杂质浓度低于第一杂质层3的杂质浓度。另外，在本实施方式中，JTE层5形成在SiC外延层2的表面内(即，JTE层5从该表面露出)。另外，一边使注入能量呈台阶状地例如从高向低变化，一边进行用于形成该JTE层5的离子注入处理。
另外，在上述各离子注入处理之后，实施活性化退火处理。由此，可使在上述各工序中进行离子注入的各杂质电气地活性化。另外，通过该活性化退火处理，还可以一并进行离子注入区域的结晶性的恢复。
接下来，对SiC外延层2的上表面，实施使用预定的掺杂剂的外延生长处理。由此，如图14所示，在SiC外延层2上，形成n型的SiC外延膜20。
接下来，通过实施光刻(photolithography)工序，将该SiC外延膜20图案化为预定的形状(即，去除SiC外延膜20的预定的部分)。由此，如图15所示，至少在JTE层5上保留该SiC外延膜20(可认为是n型的第二杂质层25)，并且在预定的区域保留该SiC外延膜20(可认为是n型的外延沟道层15)。
作为第二杂质层25的另一形成方法，也可以对至少在JTE层5上保留的SiC外延膜20进行n型的离子注入，由此使第二杂质层25和外延沟道15的杂质浓度不同。
另外，作为杂质层25的又一形成方法，也可以在图14所示的外延生长处理中形成p型的SiC外延膜20，对至少在JTE层5上保留的SiC外延膜20进行n型的离子注入，由此形成第二杂质层25。在该情况下，外延沟道15为p型。
接下来，对图15所示的结构，分别形成栅绝缘膜16、栅电极17、绝缘膜18、源电极21、漏电极22以及保护膜6(包括开口部29)等，此处，省略其详细的形成方法。
通过以上的工序，完成本实施方式的半导体装置(图12)。
在本实施方式中，在n型的SiC外延层2的表面内，形成有p型的JTE层5。而且，在该p型的JTE层5上形成有n型的第二杂质层25。而且，以覆盖第二杂质层25的形式，形成有保护膜6。
即，在本实施方式中，也具有在实施方式1中说明的包括JTE层5的nMOS电容器结构。
因此，在本实施方式的半导体装置中，也起到与在实施方式1中说明的效果相同的效果。即，可提供如下的半导体装置：即使形成在JTE层5的上方的保护膜6的形成条件等变化，且JTE层5和保护层6之间产生的固定电荷量变化，该JTE层5几乎不会受到固定电荷的影响，可获得稳定的绝缘击穿耐压。
另外，在上述半导体装置的制造方法中，通过去除具有n型导电性的SiC外延膜20的预定的部分，同时形成外延沟道层15和第二杂质层25。
因此，在外延沟道MOSFET的制造工序中，可在p型的JTE层5上形成n型的第二杂质层25而无需追加多余的工序(即，可形成具有包括JTE层5的nMOS电容器结构的外延沟道MOSFET)。
另外，在作成JTE层5时(即，在用于形成JTE层5的上述离子注入处理时)，优选以JTE层(可认为是第一JTE层)5的杂质浓度Np和其深度Dp满足下面的条件的形式，进行离子注入处理。
即，优选以满足
Np×Dp＝Npo×Dpo+Nn×Dn
的条件的形式，进行上述离子注入处理。
此处，“Npo”是例如在图12所示的结构中没有形成第二杂质层25且SiC和保护膜之间的固定电荷不存在时的、JTE层(可认为是第二JTE层)5的最佳的杂质浓度。另外，所谓最佳的杂质浓度是指，从绝缘击穿耐压的观点取得最佳的耐压效果的杂质浓度。该“Npo”可通过实验或仿真等来确定。
另外，“Dpo”是例如在图12所示的结构中没有形成第二杂质层25时的JTE层(可认为是第二JTE层)5的深度。另外，此时的JTE层5的杂质浓度为上述“Npo”。
另外，“Nn”是在图12中形成于JTE层(可认为是第一JTE层)5上的、具有n型导电性的第二杂质层25的杂质浓度。另外，“Dn”是在图12中形成于JTE层(可认为是第一JTE层)5上的、具有n型导电性的第二杂质层25的深度(厚度)。
上式是根据如下的考虑而导出的：通过对于没有形成第二杂质层25时的JTE层5的最佳的载流子(carrier)量(即，Npo×Dpo×面积A)，加上作为p型的杂质的、形成n型的第二杂质层25那么多的载流子量(即，Nn×Dn×面积A)新添加，从而成为本实施方式的JTE层5的最佳的载流子量(即，Np×Dp×面积A)。另外，在上述中，在各项中，设面积A相同。
因此，以满足上式的形式，形成JTE层5以及第二杂质层25。由此，可提供从绝缘击穿耐压的观点取得最佳的耐压效果的JTE层5。另外，以该条件形成的半导体装置成为具有大致接近于上式的关系的结构。
例如，在制造耐压1200～1700V的半导体装置(外延沟道MOSFET)的情况下，优选以各要素成为以下值的形式，实施上述离子注入处理。
即，设SiC外延层2的杂质浓度是5×1015～2×1016/cm3且深度(厚度)是7～15μm。另外，设Npo＝2×1017/cm3且Dpo＝0.9μm。此处，在图12中，设形成有杂质浓度Nn是1×1015～3×1017/cm3且其深度Dn是0.1～0.5μm的n型的第二杂质层25。另外，外延沟道层15的杂质浓度及其深度与第二杂质层25的杂质浓度及其深度相同。
在该情况下，可知当设计半导体装置时，以JTE层5的杂质浓度Np为2.0～3.67×1017/cm3且深度(厚度)为0.9μm的形式，进行上述离子注入处理即可。
另外，在通过实验或仿真预先求出Npo以及Dpo时，可根据所制作的半导体装置和工艺，在上述条件式的范围内任意地设定Nn、Dn、Np、Dp。例如，当在工艺上和器件设计上存在限制严格的项的情况下，按照上述条件式来设定其他限制宽松的项即可。
另外，制作Np和Dp的乘积小的JTE层5是困难的。因此，例如，在Npo和Dpo的乘积小的情况下，将Nn和Dn的乘积设计得较大即可。由此，可制作Np和Dp的乘积大的JTE层5，可易于生成该JTE层5。
另外，在作为第二杂质层25的另一形成方法的、对至少在JTE层5上保留的SiC外延膜20进行n型的离子注入并使第二杂质层25和外延沟道层15的杂质浓度不同的情况下，当将向SiC外延膜20的n型的离子注入的杂质浓度设为“Nn1”并将厚度设为“Dn1”时，相同的讨论成立。
即，优选以满足
Np×Dp＝Npo×Dpo+Nn×Dn+Nn1×Dn1
的条件的形式，进行上述离子注入处理。
另外，作为第二杂质层25的又一形成方法，在图14所示的外延生长处理中形成p型的SiC外延膜20，对至少在JTE层5上保留的SiC外延膜20进行n型的离子注入来形成第二杂质层25的情况下，当将p型的SiC外延膜20的杂质浓度设为“Np1”并将厚度设为“Dp1”、将向SiC外延膜20的n型的离子注入的杂质浓度设为“Nn 1”并将厚度设为“Dn1”时，相同的议论成立。
即，优选以满足
Np×Dp＝Npo×Dpo-Np1×Dp1+Nn1×Dn1
的条件的形式，进行上述离子注入处理。
另外，当在p型的JTE层5上使所形成的n型的第二杂质层25与SiC外延层2连接时，n型的第二杂质层与漏电极22成为相同电位，与第二杂质层25和漏电极22没有成为相同电位的情况相比，当对器件施加反向偏置时在JTE层5中扩展的耗尽层的宽度变为恒定，器件的耐压变得稳定。
另外，在本实施方式中，作为JTE层5的结构对单区(one-zone)的JTE结构进行了说明，但即使是JTE层5从第一杂质层3向SiC外延层2呈台阶状地具有浓度分布的多区的JTE结构，也具有相同的效果。
另外，作为器件结构，说明了外延沟道MOSFET。但是，作为终端结构，即使在具有同样的JTE层5的SiC的肖特基二极管、SiC的pn二极管等中，也可以应用本实施方式的结构(即，在p型的JTE层5的上层形成有n型的第二杂质层25，并在该SiC区域25上形成有保护膜6的结构)。
尽管对该发明进行了详细说明，但上述的说明仅为所有局面中的例示，该本发明并不限于这些例示。可解释为不脱离该发明的范围而导出没有例示的无数变形例。

Claims (13)

1.一种半导体装置，其特征在于，该半导体装置具备：
SiC区域(2)，其具有n型导电性；
杂质层(3)，其形成在上述SiC区域的表面内，并具有p型导电性；以及
JTE层(5)，其与上述杂质层邻接地形成，并具有p型导电性，且杂质浓度低于上述杂质层，其中，
上述JTE层形成在从上述SiC区域的上表面隔开预定的距离的位置，
上述JTE层的上方形成有具有n型导电性的区域(10)。
2.一种半导体装置，其特征在于，该半导体装置具备：
SiC区域(2)，其具有n型导电性；
第一杂质层(3)，其形成在上述SiC区域的表面内，并具有p型导电性；
JTE层(5)，其在上述SiC区域的表面内与上述第一杂质层邻接地形成，并具有p型导电性，且杂质浓度低于上述第一杂质层；以及
第二杂质层(25)，其至少形成在上述JTE层上，并具有n型导电性。
3.根据权利要求2所述的半导体装置，其特征在于，上述第二杂质层和上述SiC区域相连接。
4.一种半导体装置的制造方法，其特征在于，该半导体装置的制造方法具备如下的步骤：
(A)在具有n型导电性的SiC区域(2)的表面内，形成具有p型导电性的杂质层(3)的步骤；以及
(B)对与上述杂质层邻接的区域的上述SiC区域实施离子注入，与上述杂质层邻接地形成杂质浓度低于上述杂质层的第一JTE层(5)的步骤，其中，
上述步骤(B)是通过使上述离子注入的能量变化，从上述SiC区域的第一深度到没有到达上述SiC区域的表面的第二深度形成上述第一JTE层的步骤。
5.根据权利要求4所述的半导体装置的制造方法，其特征在于，上述步骤(B)是以满足
Np×Dp＝Npo×Dpo+Nn×Dn的条件的形式进行的，
此处，
Np为上述第一JTE层的杂质浓度，
Dp为上述第一JTE层的深度，
Npo为直到上述SiC区域的表面为止形成JTE层时的第二JTE层(50)内的最佳的杂质浓度，
Dpo为上述第二JTE层的深度，
Nn为存在于上述第一JTE层上方的具有n型导电性的区域的杂质浓度，
Dn为存在于上述第一JTE层上方的具有n型导电性的区域的深度。
6.一种半导体装置的制造方法，其特征在于，该半导体装置的制造方法具备如下的步骤：
(A)在具有n型导电性的SiC区域(2)的表面内，形成具有p型导电性的杂质层(3)的步骤；以及
(B)对与上述杂质层邻接的区域的上述SiC区域实施离子注入，与上述杂质层邻接地形成杂质浓度低于上述杂质层的第一JTE层(5)的步骤，其中，
上述步骤(B)是通过使上述离子注入的能量变化，从上述SiC区域的第一深度到上述SiC区域的表面进行p型的离子注入后，通过使上述离子注入的能量变化，从上述SiC区域的表面到第二深度进行n型的离子注入，从而形成上述第一JTE层的步骤。
7.根据权利要求6所述的半导体装置的制造方法，其特征在于，上述步骤(B)是以满足
Np×Dp＝Npo×Dpo+Nn1×Dn1的条件的形式进行的，
此处，
Np为上述第一JTE层的杂质浓度，
Dp为上述第一JTE层的深度，
Npo为直到上述SiC区域的表面为止形成JTE层时的第二JTE层(50)内的最佳的杂质浓度，
Dpo为上述第二JTE层的深度，
Nn1为存在于上述第一JTE层上方的具有通过离子注入形成的n型导电性的区域的杂质浓度，
Dn1为存在于上述第一JTE层上方的具有通过离子注入形成的n型导电性的区域的深度。
8.一种半导体装置的制造方法，其特征在于，该半导体装置的制造方法具备如下的步骤：
(a)在具有n型导电性的SiC区域(2)的表面内，形成具有p型导电性的第一杂质层(3)的步骤；
(b)在上述SiC区域的表面内，与上述第一杂质层邻接地形成杂质浓度低于上述第一杂质层的第一JTE层(5)的步骤；
(c)通过使用预定的掺杂剂的外延生长，在上述SiC区域上表面形成具有n型导电性的外延膜(20)的步骤；以及
(d)通过去除上述外延膜的预定的部分，至少在上述第一JTE层上保留具有n型导电性的第二杂质层(25)的步骤。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于，上述步骤(b)以及上述步骤(c)是以满足
Np×Dp＝Npo×Dpo+Nn×Dn的条件的形式进行的，
此处，
Np为上述第一JTE层的杂质浓度，
Dp为上述第一JTE层的深度，
Npo为没有形成上述第二杂质层时的第二JTE层内的最佳的杂质浓度，
Dpo为上述第二JTE层的深度，
Nn为在上述第一JTE层上形成的上述第二杂质层的杂质浓度，
Dn为在上述第一JTE层上形成的上述第二杂质层的深度。
10.一种半导体装置的制造方法，其特征在于，该半导体装置的制造方法具备如下的步骤：
(a)在具有n型导电性的SiC区域(2)的表面内，形成具有p型导电性的第一杂质层(3)的步骤；
(b)在上述SiC区域的表面内，与上述第一杂质层邻接地形成杂质浓度低于上述第一杂质层的第一JTE层(5)的步骤；
(c)通过使用预定的掺杂剂的外延生长，在上述SiC区域上表面，形成具有n型导电性的外延膜(20)的步骤；
(d)通过去除上述外延膜的预定的部分，至少在上述第一JTE层上保留具有n型导电性的第二杂质层(25)的步骤；以及
(e)对上述第二杂质层进行n型的离子注入的步骤。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于，上述步骤(b)、上述步骤(c)以及上述步骤(e)是以满足
Np×Dp＝Npo×Dpo+Nn×Dn+Nn1×Dn1的条件的形式进行的，
此处，
Np为上述第一JTE层的杂质浓度，
Dp为上述第一JTE层的深度，
Npo为没有形成上述第二杂质层时的第二JTE层内的最佳的杂质浓度，
Dpo为上述第二JTE层的深度，
Nn为上述外延膜的杂质浓度，
Dn为上述外延膜的深度，
Nn1为对上述第二杂质层进行离子注入的n型的杂质浓度，
Dn1为对上述第二杂质层进行离子注入的n型的杂质的深度。
12.一种半导体装置的制造方法，其特征在于，该半导体装置的制造方法具备如下的步骤：
(a)在具有n型导电性的SiC区域(2)的表面内，形成具有p型导电性的第一杂质层(3)的步骤；
(b)在上述SiC区域的表面内，与上述第一杂质层邻接地形成杂质浓度低于上述第一杂质层的第一JTE层(5)的步骤；
(c)通过使用预定的掺杂剂的外延生长，在上述SiC区域上表面，形成具有p型导电性的外延膜(20)的步骤；
(d)通过去除上述外延膜的预定的部分，至少在上述第一JTE层上保留具有p型导电性的第二杂质层(25)的步骤；以及
(e)对上述第二杂质层进行n型的离子注入，使上述第二杂质层成为n型的步骤。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于，上述步骤(b)、上述步骤(c)以及上述步骤(e)是以满足
Np×Dp＝Npo×Dpo-Np1×Dp1+Nn1×Dn1的条件的形式进行的，
此处，
Np为上述第一JTE层的杂质浓度，
Dp为上述第一JTE层的深度，
Npo为没有形成上述第二杂质层时的第二JTE层内的最佳的杂质浓度，
Dpo为上述第二JTE层的深度，
Np1为具有上述p型导电性的外延膜的杂质浓度，
Dp1为具有上述p型导电性的外延膜的深度，
Nn1为对上述第二杂质层进行离子注入的n型的杂质浓度，
Dn1为对上述第二杂质层进行离子注入的n型的杂质的深度。
CN2006800328861A 2005-09-08 2006-05-09 半导体装置以及半导体装置的制造方法 Active CN101258608B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005260182 2005-09-08
JP260182/2005 2005-09-08
PCT/JP2006/309307 WO2007029375A1 (ja) 2005-09-08 2006-05-09 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN101258608A true CN101258608A (zh) 2008-09-03
CN101258608B CN101258608B (zh) 2010-05-19

Family

ID=37835509

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800328861A Active CN101258608B (zh) 2005-09-08 2006-05-09 半导体装置以及半导体装置的制造方法

Country Status (5)

Country Link
US (1) US8026160B2 (zh)
JP (1) JP4889645B2 (zh)
CN (1) CN101258608B (zh)
DE (1) DE112006002377B4 (zh)
WO (1) WO2007029375A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102254798A (zh) * 2011-06-28 2011-11-23 中国科学院半导体研究所 碳化硅pin微结构的制作方法
CN102768947A (zh) * 2012-07-20 2012-11-07 深圳深爱半导体股份有限公司 具结终端扩展结构的功率半导体器件及该结构的制造方法
CN103155152A (zh) * 2011-03-28 2013-06-12 丰田自动车株式会社 纵型半导体装置
CN107210318A (zh) * 2014-09-17 2017-09-26 砧半导体有限公司 高压半导体设备

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5787655B2 (ja) * 2010-11-26 2015-09-30 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2012160584A (ja) * 2011-02-01 2012-08-23 Sumitomo Electric Ind Ltd 半導体装置
JP2015046502A (ja) * 2013-08-28 2015-03-12 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2817247B2 (ja) * 1989-08-30 1998-10-30 日本電気株式会社 半導体装置
US5449925A (en) * 1994-05-04 1995-09-12 North Carolina State University Voltage breakdown resistant monocrystalline silicon carbide semiconductor devices
TW286435B (zh) * 1994-07-27 1996-09-21 Siemens Ag
US5967795A (en) * 1995-08-30 1999-10-19 Asea Brown Boveri Ab SiC semiconductor device comprising a pn junction with a voltage absorbing edge
SE9601176D0 (sv) * 1996-03-27 1996-03-27 Abb Research Ltd A method for producing a semiconductor device having semiconductor layers of SiC by the use of an implanting step and a device produced thereby
US6002159A (en) * 1996-07-16 1999-12-14 Abb Research Ltd. SiC semiconductor device comprising a pn junction with a voltage absorbing edge
US5801836A (en) * 1996-07-16 1998-09-01 Abb Research Ltd. Depletion region stopper for PN junction in silicon carbide
JPH10233515A (ja) * 1996-12-19 1998-09-02 Toshiba Corp ショットキーバリア半導体装置とその製造方法
US6011298A (en) * 1996-12-31 2000-01-04 Stmicroelectronics, Inc. High voltage termination with buried field-shaping region
SE9700156D0 (sv) * 1997-01-21 1997-01-21 Abb Research Ltd Junction termination for Si C Schottky diode
US5853298A (en) * 1997-03-20 1998-12-29 Framatome Connectors Interlock, Inc. Initiator connector for airbag systems
US5932894A (en) * 1997-06-26 1999-08-03 Abb Research Ltd. SiC semiconductor device comprising a pn junction
JPH11330496A (ja) * 1998-05-07 1999-11-30 Hitachi Ltd 半導体装置
DE19925233A1 (de) * 1998-06-08 1999-12-09 Siemens Ag Halbleiteranordnung mit ohmscher Kontaktierung und Verfahren zur Kontaktierung einer Halbleiteranordnung
JP2000150875A (ja) * 1998-11-13 2000-05-30 Toshiba Corp 半導体装置及び薄膜形成方法
JP2000252456A (ja) * 1999-03-02 2000-09-14 Hitachi Ltd 半導体装置並びにそれを用いた電力変換器
US6242784B1 (en) * 1999-06-28 2001-06-05 Intersil Corporation Edge termination for silicon power devices
US6215168B1 (en) * 1999-07-21 2001-04-10 Intersil Corporation Doubly graded junction termination extension for edge passivation of semiconductor devices
US6373076B1 (en) * 1999-12-07 2002-04-16 Philips Electronics North America Corporation Passivated silicon carbide devices with low leakage current and method of fabricating
SE0004377D0 (sv) * 2000-11-29 2000-11-29 Abb Research Ltd A semiconductor device and a method for production thereof
JP4011848B2 (ja) * 2000-12-12 2007-11-21 関西電力株式会社 高耐電圧半導体装置
US6844251B2 (en) * 2001-03-23 2005-01-18 Krishna Shenai Method of forming a semiconductor device with a junction termination layer
DE10214150B4 (de) * 2001-03-30 2009-06-18 Denso Corporation, Kariya Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben
US6552363B2 (en) * 2001-09-18 2003-04-22 International Rectifier Corporation Polysilicon FET built on silicon carbide diode substrate
JP3873798B2 (ja) * 2002-04-11 2007-01-24 富士電機デバイステクノロジー株式会社 炭化けい素半導体素子およびその製造方法
JP4236442B2 (ja) 2002-10-17 2009-03-11 三洋電機株式会社 スイッチ回路装置
US7026650B2 (en) * 2003-01-15 2006-04-11 Cree, Inc. Multiple floating guard ring edge termination for silicon carbide devices
JP4186919B2 (ja) * 2004-12-07 2008-11-26 三菱電機株式会社 半導体装置
US7414268B2 (en) * 2005-05-18 2008-08-19 Cree, Inc. High voltage silicon carbide MOS-bipolar devices having bi-directional blocking capabilities
US7768092B2 (en) * 2005-07-20 2010-08-03 Cree Sweden Ab Semiconductor device comprising a junction having a plurality of rings
US7541660B2 (en) * 2006-04-20 2009-06-02 Infineon Technologies Austria Ag Power semiconductor device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103155152A (zh) * 2011-03-28 2013-06-12 丰田自动车株式会社 纵型半导体装置
US9035415B2 (en) 2011-03-28 2015-05-19 Toyota Jidosha Kabushiki Kaisha Vertical semiconductor device comprising a resurf structure
CN103155152B (zh) * 2011-03-28 2015-07-01 丰田自动车株式会社 纵型半导体装置
CN102254798A (zh) * 2011-06-28 2011-11-23 中国科学院半导体研究所 碳化硅pin微结构的制作方法
CN102768947A (zh) * 2012-07-20 2012-11-07 深圳深爱半导体股份有限公司 具结终端扩展结构的功率半导体器件及该结构的制造方法
CN102768947B (zh) * 2012-07-20 2015-03-18 深圳深爱半导体股份有限公司 具结终端扩展结构的功率半导体器件及该结构的制造方法
CN107210318A (zh) * 2014-09-17 2017-09-26 砧半导体有限公司 高压半导体设备

Also Published As

Publication number Publication date
DE112006002377B4 (de) 2014-04-24
WO2007029375A1 (ja) 2007-03-15
JP4889645B2 (ja) 2012-03-07
DE112006002377T5 (de) 2008-07-03
CN101258608B (zh) 2010-05-19
US8026160B2 (en) 2011-09-27
JPWO2007029375A1 (ja) 2009-03-12
US20090261348A1 (en) 2009-10-22

Similar Documents

Publication Publication Date Title
US10002952B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US8952391B2 (en) Silicon carbide semiconductor device and its manufacturing method
US9041008B2 (en) Semiconductor device and method of manufacturing the same
WO2014162969A1 (ja) 半導体装置
CN101258608B (zh) 半导体装置以及半导体装置的制造方法
US20130240947A1 (en) Semiconductor device
JP2018186270A (ja) トレンチ下部にオフセットを有するＳｉＣ半導体デバイス
CN103477439B (zh) 半导体装置及其制造方法
US10418445B2 (en) Silicon carbide semiconductor device and method of manufacturing a silicon carbide semiconductor device
US10622446B2 (en) Silicon carbide based power semiconductor device with low on voltage and high speed characteristics
JPWO2014038110A1 (ja) 半導体装置
US10115817B2 (en) Method of manufacturing a semiconductor device
CN105210193B (zh) 具有埋置阱区和外延层的场效应晶体管器件
US20180040690A1 (en) Semiconductor device and method of manufacturing semiconductor device
CN103460392A (zh) 半导体装置及其制造方法
CN103050541A (zh) 一种射频ldmos器件及其制造方法
CN104979395A (zh) 半导体结构
JP2016115847A (ja) 半導体装置
US9048310B2 (en) Graphene switching device having tunable barrier
CN102903760A (zh) 半导体装置
JP2013214551A (ja) 半導体装置及びその製造方法
CN104518006A (zh) 一种耗尽型沟道超势垒整流器及其制造方法
US9825125B2 (en) Silicon carbide semiconductor device and manufacturing method of silicon carbide semiconductor device
KR101360070B1 (ko) 반도체 소자 및 그 제조 방법
CN113270475A (zh) 一种由肖特基结势垒控制的短路阳极横向绝缘栅双极型晶体管及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant