CN1224240A - 解决集成电路静电放电问题的电路布局 - Google Patents
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Abstract
一种解决集成电路静电放电问题的电路布局,其结构包含有内部电路、电源、地线、多个输出/输入端口接触垫、以及一个电元件。该电源分成两组,分别为VDDI和VDDE;该地线亦分成两组,分别为VSSI和VSSE;该电元件的地线单独连接至VSSE或VSSI而接地;所述输出/输入端口接触垫两边皆有保护电路,其由一个PMOS和一个NMOS所构成,其中紧邻该电元件的输出/输入端口接触垫皆以PMOS邻近该电元件;所述电元件之两旁更包含一基底保护环。
Description
本发明是一种关于解决集成电路静电放电问题的电路布局。
集成电路无论在制造、测试或使用过程中，都可能因接触到人体上或机台上的静电而造成严重损坏。尤其当集成电路的工艺进入次微米技术甚至深次微米技术以后，其晶体管栅极氧化硅层越来越薄，更加容易因静电进入集成电路内部而损坏。因此如何改善电路布局以避免因静电而破坏集成电路，便成为集成电路专业人员很重要的课题。
集成电路的内部线路常会使用震荡器线路、电源启动重置装置线路和延迟线路等电元件，这些电元件有一共通的特点便是其电路都由反向器和电容器组成。请参考图1，为一般集成电路内部常用的延迟电路，由数个反向器10所组成，每一反向器10的输出端连接至一电容20，所述电容一端接地，另一端则接到下一级反向器10的输入端。各反向器由一PMOS11和一NMOS12所组成，其中PMOS11的源极连接至电源VDD，而NMOS12的源极接至地线VSS。在实际的集成电路中，其输入端及输出端更包括有一保护电路。集成电路中常用的静电放电测试，一般分为四种模式：若将VDD的接脚接地，而将VSS的接脚浮接，对接触垫(Pad)施以正电压时称为VDD(+)模式，对接触垫施以负电压时称为VDD(-)模式；若将VDD之接脚浮接，而将VSS的接脚接地，对接触垫施以正电压时称为VSS(+)模式，对接触垫施以负电压时称为VSS(-)模式。
在上述四种模式中，其中以VDD(-)模式对集成电路内部线路的影响最大。因此在下列的说明中，将以VDD(-)模式来做为测试的基准。在VDD(-)测试模式中，每一反向器在其PMOS之VDD接脚处有一寄生PN二极管，其在VDD(-)模式之下是逆向偏压，此时若所施的电压过大会产生崩溃。而VSS接脚虽然是浮接，但其寄生PN二极管仍属顺向偏压，因此跨在接触垫上的电压，也几乎同时跨在VSS接地线上。也就是在PMOS受大电压崩溃而导通大电流之前，所有的静电放电电流几乎完全由VSS接地线所吸收，并在整个集成电路内传导。因为各级电容器直接接到VSS接地线上，因此静电放电电压经由电容耦合而感应至下一级反向器的输入端(即PMOS和NMOS的栅极)。因电压在此电路途径中的压降很小，因此栅极上所承受的电压几乎就是该静电放电电压。
因在VDD(-)模式中PMOS的源极接地，而其栅极上所承受的电压几乎就是该静电放电电压，因此其源极和栅极之间存在一接近该静电放电电压的电位差。再加上在集成电路的次微米乃至深次微米的工艺中，栅极的氧化硅层越做越薄，使源极和栅极之间的电场益形扩大，因此栅极氧化硅层便很容易承受高电场而崩溃，致使整个集成电路丧失功效。
集成电路的内部电路常会使用震荡器线路、电源启动重置装置线路和延迟线路等电元件，这些电元件有一共通的特点便是其电路都含有如上所述的电容接法结构，因此都容易遭受静电放电的破坏。
请参考图2，为传统技术在包含有震荡器线路的集成电路之电路布局图。其结构包含有内部电路40、电源、地线、多个输出/输入端口接触垫(Pad)50、以及一个震荡器线路60。该电源分成两组，分别为VDDI80a和VDDE80b。
其中VDDI80a做为内部电路区40的电源，而VDDE80b则做为输出/输入端口电路70的电源；该地线亦分成两组，分别为VSSI90a和VSSE90b，其中VSSI90a做为内部电路40的地线，而VSSE90b则做为输出/输入端口电路70的地线；在所述多个输出/输入端口接触垫50中，其中之一为震荡器线路接触垫50a；所述多个输出/输入端口接触垫两边皆有保护电路，做为输入端口的保护电路或输出端口的保护电路，该保护电路是由一个PMOS100和一个NMOS110所构成。
如图2所示，震荡器线路接触垫之保护电路的NMOS和震荡器线路的接地线，是由VSSE拉出，其同时也提供多个输出/输入端口接触垫之保护电路中NMOS的接地线之用，这条接地线所连接的部分，如图2中画有右上/左下斜线之线路所示。因为震荡器线路内含有如图1所示之电容结构，因此当震荡器线路接触垫或其他此接地线所连接的输出/输入端口接触垫接受VDD(-)模式的静电放电测试时，放电电流会经受测输出/输入端口接触垫之保护电路的NMOS，经该画有右上/左下斜线之线路而传导至震荡器线路内；再因电容耦合作用，使该震荡器线路内部反向器的PMOS栅极遭受破坏，致使整个集成电路损坏。
本发明之主要目的是提供一种解决集成电路静电放电问题的电路布局。
本发明之另一个目的是提供一种解决集成电路静电放电问题的电路装置。
本发明是以如下电路装置及布局而达到上述目的：其结构包含有内部电路、电源、地线、多个输出/输入端口接触垫(Pad)、以及一个电元件。该电源分成两组，分别为VDDI和VDDE，其中VDDI做为内部电路的电源，而VDDE则做为输出/输入端口电路的电源；该地线亦分成两组，分别为VSSI和VSSE，其中VSSI做为内部电路的地线，而VSSE则做为输出/输入端口电路的地线；所述多个输出/输入端口接触垫两边皆有保护电路，做为输入端口的保护电路或输出端口的保护电路，该保护电路是由一个PMOS和一个NMOS所构成，其中紧邻该电元件的输出/输入端口接触垫皆以PMOS邻近该震荡器线路；所述电元件之两旁更包含一基底保护环，其是以P型半导体物质进行高密度浓掺杂而形成。
本实施例的线路设计是本发明的重点所在，该电元件的地线单独连接至VSSE或VSSI而接地，而不再如传统技术将震荡器的地线和各输出/输入端口接触垫保护电路中NMOS的地线并联而共同连接至VSSE。如此便可避免任何一个输出/输入端口接触垫接受静电放电测试时，放电电流会经受测输出/输入端口接触垫保护电路中的NMOS传至电元件的线路内，再经电容耦合的作用，导致内部反向器PMOS的栅极被破坏。
图1为一般集成电路中所常用的延迟电路。
图2为公知技术的电路布局图。
图3为本发明第一实施例的电路布局图。
图4为本发明第二实施例的电路布局图。
图5为本发明第三实施例的电路布局图。
本发明是一种解决集成电路静电放电问题的电路布局。以下将以三个具体的实施例来说明本发明的原则和精神，该三个实施例分别说明当集成电路的内部电路具有震荡器线路、电源启动重置装置线路和延迟线路等三种电元件时之内部电路的设计和布局。任何熟悉此技术之人士皆可了解，若将所述内部电路的电元件换成其他任何相似的电元件，皆可毫无困难地运用本发明的原则加以改进，获得防止静电放电破坏的成效。
第一实施例
请参考图3，为一个集成电路的电路布局图，其结构包含有一内部电路40、电源、地线、多个输出/输入端口接触垫(Pad)50、以及一个震荡器线路60。该电源分成两组，分别为内部电压源(以下皆简称VDDI)80a和外部电压源(以下皆简称VDDE)80b，其中VDDI80a做为内部电路40的电源，而VDDE80b则做为输出/输入端口电路70的电源；该地线亦分成两组，分别为内部地线(以下皆简称VSSI)90a和外部地线(以下皆简称VSSE)90b，其中VSSI90a做为内部电路40的地线，而VSSE90b则做为输出/输入端口电路70的地线；在所述多个输出/输入端口接触垫50中，其中之一为震荡器线路接触垫50a；所述多个输出/输入端口接触垫两边皆有保护电路，做为输入端口的保护电路或输出端口的保护电路，该保护电路是由一个P型金属氧化物半导体场效应晶体管(以下皆简称PMOS)100和一个N型金属氧化物半导体场效应晶体管(以下皆简称NMOS)110所构成，其中紧邻该震荡器线路60的第一输出/输入端口接触垫50b和震荡器线路接触垫50a皆以PMOS邻近该震荡器线路；所述震荡器线路之两旁更包含一基底保护环120，其是以P型半导体物质进行高密度浓掺杂而形成。
本实施例的线路设计是本发明的重点所在，该震荡器线路的地线单独连接至VSSE而接地，而不再如传统技术将震荡器线路的地线和各输出/输入端口接触垫保护电路中NMOS的地线并联而共同连接至VSSE。如此便可避免任何一个输出/输入端口接触垫接受VDD(-)模式的静电放电测试时，放电电流会经受测接触垫保护电路中的NMOS而传至震荡器的线路内，再经电容耦合的作用，导致内部反向器PMOS的栅极被破坏。
紧邻该震荡器线路的第一输出/输入端口接触垫和震荡器线路接触垫皆以PMOS邻近该震荡器线路的原因如下：对紧邻该震荡器线路的第一输出/输入端口接触垫和震荡器接触垫施以VDD(-)模式的静电放电测试时，电流仍会经由其保护电路中的NMOS接地接触窗(VSS Contact)，流经半导体基底而到达该震荡器线路的接地接触窗，进而影响震荡器的内部线路，再经电容耦合的作用，而破坏其下一级PMOS的栅极。流经基底的电流随距离的增加而降低。因为第一输出/输入端口接触垫和震荡器线路接触垫距离震荡器线路最近，因此使其保护电路中的NMOS朝向远离震荡器线路的方向，以加大所述NMOS与该震荡器线路的距离，以使传至该震荡器线路内的电流减至最低。
所述基底保护环的功能在于阻挡基底的电流，任何可能经由基底而传导至震荡器线路内的电流，会被该基底保护环阻挡，经由地线而流至VSSE。因此本实施例因所述基底保护环的设计可更提高线路所能承受的静电放电电压。
第二实施实例
请参考图4，为一个集成电路的电路布局图，其结构包含有一内部电路40、电源、地线、多个输出/输入端口接触垫(Pad)50、以及一个电源启动重置装置线路(Power-On Reset)130。该电源分成两组，分别为VDDI80a和VDDE80b，其中VDDI80a做为内部电路40的电源，而VDDE80b则做为输出/输入端口电路70的电源；该地线亦分成两组，分别为VSSI90a和VSSE90b，其中VSSI90a做为内部电路40的地线，而VSSE90-b则做为输出/输入端口电路70的地线；所述多个输出/输入端口接触垫50两边皆有保护电路，做为输入端口的保护电路或输出端口的保护电路，该保护电路是由一个P型金属氧化物半导体晶体管(以下皆简称PMOS)100和一个N型金属氧化物半导体晶体管(以下皆简称NMOS)110所构成，其中紧邻该电源启动重置装置线路的第一输出/输入端口接触垫50b和第二输出/输入端口接触垫50c皆以PMOS100邻近该电源启动重置装置线路130；所述电源启动重置装置线路130之两旁更包含一基底保护环120，其是以P型半导体物质进行高密度浓掺杂而形成。
本发明的重点在于，该电源启动重置装置线路的地线单独连接至VSSE而接地，而不再如传统技术将电源启动重置装置线路的地线和各输出/输入端口接触垫保护电路中NMOS的地线并联而共同连接至VSSE。如此便可避免任何一个输出/输入端口接触垫接受VDD(-)模式的静电放电测试时，放电电流会经该受测输出/输入端口接触垫之保护电路中的NMOS而传至该电源启动重置装置线路内，再经电容耦合的作用，导致内部反向器PMOS的栅极被破坏。
紧邻该电源启动重置装置线路的第一输出/输入端口接触垫和第二输出/输入端口接触垫皆以PMOS临近该电源启动重置装置线路的原因，以及所述基底保护环的功能，皆和第一实施例中之详细说明相同。
第三实施例
请参考图5，为一个集成电路的电路布局图，其结构包含有一内部电路40、电源、地线、多个输出/输入端口接触垫(Pad)50、以及一个延迟线路140。该电源分成两组，分别为VDDI80a和VDDE80b，其中VDDI80a做为内部电路40的电源，而VDDE80b则做为输出/输入端口电路70的电源；该地线亦分成两组，分别为VSSI90a和VSSE90b，其中VSSI90a做为内部电路40的地线，而VSSE90b则做为输出/输入端口电路70的地线；所述多个输出/输入端口接触垫50两边皆有保护电路，做为输入端口的保护电路或输出端口的保护电路，该保护电路是由一个P型金属氧化物半导体晶体管(以下皆简称为PMOS)100和一个N型金属氧化物半导体晶体管(以下皆简称NMOS)110所构成，其中紧邻该延迟线路140的第一输出/输入端口接触垫50b和第二输出/输入端口接触垫50c皆以PMOS100邻近该延迟线路140；所述延迟线路140之两旁更包含一基底保护环120，其是以P型半导体物质进行高密度浓掺杂而形成。
本实施例的线路设计是本发明的另一重点所在，该延迟线路的地线单独连接至VSSI而接地，而不再如传统技术将延迟线路的地线和各输出/输入端口接触垫保护电路中NMOS的地线并联而共同连接至VSSE。如此便可避免任何一个输出/输入端口接触垫接受VDD(-)模式的静电放电测试时，放电电流会经受测接触垫保护电路中的NMOS而传至延迟线路内，再经电容耦合的作用，导致内部反向器PMOS的栅极被破坏。
紧邻该延迟线路的第一输出/输入端口接触垫和第二输出/输入端口接触垫皆以PMOS邻近该延迟线路的原因，以及所述基底保护环的功能，皆和第一实施例中之详细说明相同。
本发明所述的电路装置对传统电路做了如下三种重要的改良：
(1)．本发明将集成电路内部电路之电元件的地线单独连接至VSSE或VSSI而接地。如此便可避免任何一个输出/输入端口接触垫接受静电放电测试时，放电电流会经受测接触垫保护电路中的NMOS传至电元件的线路内，再经电容耦合的作用，导致内部反向器PMOS的栅极被破坏。
(2)．紧邻电元件的输出/输入端口接触垫皆以PMOS邻近该电元件，如此可减低流经半导体基底而到达该电元件接地接触窗的电流，因此可提高集成电路所能承受的静电放电之电压。
(3)．本发明在周边电路的电元件两边皆设计有一基底保护环，可阻挡基底的电流，任何可能经由基底而传导至电元件的电流，会被基底保护环阻挡，经由地线而流至VSSE。因此本发明基底保护环的设计可更提高线路所能承受的静电放电电压。
由此可得知本发明所实施的上述三种改良皆可分别有效提高集成电路所能承受的静电放电之电压，本发明将此三种改良设计同时应用在集成电路的设计上，更可发挥相加相乘的效果，大幅提高线路所能承受的静电放电电压，有效提高产品的成品率及可靠性。
上述是以三个较佳实施例来阐述本发明，而非限制本发明，并且，熟知此技术人士皆能明了，适当而作略微的改变及调整，仍将不失本发明之要义所在，亦不脱离本发明精神和范围。
Claims (20)
1．一种解决集成电路静电放电问题的电路布局，该电路布局包括有：
一内部电路；
二电源，其中内部电压源做为内部电路的电源，而外部电压源做为输出/输入端口电路的电源；
二地线，其中内部地线做为内部电路的地线，而外部地线做为输出/
输入端口电路的地线：
一电元件，其地线单独连接至外部地线而接地；
多个输出/输入端口接触垫。
2．如权利要求1所述之解决集成电路静电放电问题的电路布局，基特征在于，所述输出/输入端口接触垫两边皆有保护电路。
3．如权利要求2所述之解决集成电路静电放电问题的电路布局，其特征在于，所述保护电路是一P型金属氧化物半导体场效应晶体管和一N型金属氧化物半导体场效应晶体管分别位于输出/输入端口接触垫两侧。
4．如权利要求3所述之解决集成电路静电放电问题的电路布局，其特征在于，紧邻在所述电元件两旁的二个输出/输入端口接触垫之保护电路是以P型金属氧化物半导体场效应晶体管邻近该电元件。
5．如权利要求1所述之解决集成电路静电放电问题的电路布局，其特征在于，所述电元件是震荡器线路。
6．如权利要求1所述之解决集成电路静电放电问题的电路布局，其特征在于，所述电元件是电源启动重置装置线路。
7．如权利要求1所述之解决集成电路静电放电问题的电路布局，其特征在于，所述电元件是延迟线路。
8．如权利要求1所述之解决集成电路静电放电问题的电路布局，其特征在于，所述电元件的两旁包含基底保护环。
9．如权利要求8所述之解决集成电路静电放电问题的电路布局，其特征在于，所述基底保护环是以P型半导体物质进行高密度浓掺杂而形成。
10．如权利要求8所述之解决集成电路静电放电问题的电路布局，其特征在于，所述基底保护环直接连接至外部地线。
11．一种解决集成电路静电放电问题的电路布局，该电路布局包括有：
一内部电路；
二电源，其中内部电压源做为内部电路的电源，而外部电压源做为输出/输入端口电路的电源；
二地线，其中内部地线做为内部电路的地线，而外部地线做为输出/输入端口电路的地线；
一电元件，其地线单独连接至内部地线而接地；
多个输出/输入端口接触垫。
12．如权利要求11所述之解决集成电路静电放电问题的电路布局，其特征在于，所述输出/输入端口接触垫两边皆有保护电路。
13．如权利要求12所述之解决集成电路静电放电问题的电路布局，其特征在于，所述保护电路是一P型金属氧化物半导体场效应晶体管和一N型金属氧化物半导体场效应晶体管分别位于输出/输入端口接触垫之两侧。
14．如权利要求13所述之解决集成电路静电放电问题的电路布局，其特征在于，紧邻在所述电元件两旁的二个输出/输入端口接触垫之保护电路是以P型金属氧化物半导体场效应晶体管邻近该电元件。
15．如权利要求11所述之解决集成电路静电放电问题的电路布局，其特征在于，所述电元件是震荡器线路。
16．如权利要求11所述之解决集成电路静电放电问题的电路布局，其特征在于，所述电元件是电源启动重置装置线路。
17．如权利要求11所述之解决集成电路静电放电问题的电路布局，其特征在于，所述电元件是延迟线路。
18．如权利要求11所述之解决集成电路静电放电问题的电路布局，其特征在于，所述电元件的两旁更包含基底保护环。
19．如权利要求18所述之解决集成电路静电放电问题的电路布局，其特征在于，所述基底保护环是以P型半导体物质进行高密度浓掺杂而形成。
20．如权利要求18所述之解决集成电路静电放电问题的电路布局，共特征在于，所述基底保护环直接连接至外部地线。
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|---|---|---|---|
| CN 98100148 CN1224240A (zh) | 1998-01-20 | 1998-01-20 | 解决集成电路静电放电问题的电路布局 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1299554C (zh) * | 2003-02-21 | 2007-02-07 | 展讯通信（上海）有限公司 | 用于嵌入式低压降稳压器的集成电路和减小电路板尺寸需求的方法 |
| CN100435305C (zh) * | 2005-03-29 | 2008-11-19 | 英飞凌科技股份公司 | 使电子元件免于静电放电的保护组件的制造方法和相应构造的电子元件 |
| CN104678286A (zh) * | 2015-01-29 | 2015-06-03 | 晶焱科技股份有限公司 | 消除静电的测试装置 |
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1998
- 1998-01-20 CN CN 98100148 patent/CN1224240A/zh active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C53 | Correction of patent for invention or patent application | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: APPLICANT; FROM: HETAI SEMICONDUCTOR CO., LTD. TO: SHENGQUN SEMICONDUCTOR CO., LTD. |
|
| CP03 | Change of name, title or address |
Address after: No. three, No. two, research road, Hsinchu Science Industrial Park, Taiwan Applicant after: Shengqun Semiconductor Co., Ltd. Address before: No. five, No. two, research road, Hsinchu Science Industrial Park, Taiwan Applicant before: Hetai Semiconductor Co., Ltd. |
|
| C06 | Publication | ||
| PB01 | Publication | ||
| C01 | Deemed withdrawal of patent application (patent law 1993) | ||
| WD01 | Invention patent application deemed withdrawn after publication |