JPH03214776A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特にＭＯＳ型電界
効果１・ランシスタのソフトエラー効果を抑制する半導
体集積回路装置に関する。

〔従来の技術〕

第５図および第６図に示すＮチャネルＭＯＳ型電界効果
トランジスタを例に、従来の半導体集積回路装置につい
て説明する。

第５図は平面図、第６図は第５図のＣ−Ｃ“線に沿う縦
断面図である。

Ｎ型半導体基板１上にＰ型ウェル２が形成され、Ｐ型ウ
ェル２上の所定部分に形成された厚い酸化膜３により、
素子領域が画定される。素子領域上に形成されたゲート
酸化膜７ａ上に、Ｎ型多結晶シリコン膜からなるゲート
電極８ａが形成されている。ゲート電極８ａの両側のＰ
型ウェル２には、ゲート電極８ａおよび酸化膜３をマス
クとしてＮ型イオンを注入することにより形成されたソ
ース・ドレイン拡散領域４ａが存在する。

酸化膜３，ソー．ス・トレイン拡散領域４　ａ　，ゲー
ト電極８ａ上には絶縁膜１１が形成され、ソース・トレ
イン拡散領域４ａ上の所定位置の絶縁膜１１に設けられ
たコンタクｌ−　１．　２を介してソース・ドレイン拡
散領域４ａは配線金属１３と接続している。

〔発明が解決しようとする課題〕

従来のＭＯＳ構造の半導体集積回路装置におけるソフト
エラーに対しては、 （１）特に、ドレイン拡散領域の面積を小さくし、Ｐ−
Ｎジャンクションによる空乏層の面積を縮小する。

（２）ノード容量を大きくする。

という対策方法がとられている。

第５図，第６図に示した従来のＮチャネルＭＯＳ型電界
効果Ｉ・ランジスタでは、以下の問題がある。

まず、ソース・ドレイン拡散領域４ａの面積は、本来、
１・ランシスタのゲー１・電極直下のチャネル領域と接
続てきる程度の面積かあれは十分なのである。しかし従
来のように、ソース　ドレイ〉′拡散領域４ａへの電位
，電流の供給を、コンタク１・１２を介して配線金属１
３から行なう場合、コンタクＩ・１２とゲー１・電極８
ａ，酸化膜３との間に間隔をとる必要かあるため、その
分だけソース・トレイン拡散領域４ａの面積が増加する
という問題点がある。

次に、ノード容量に関して述べる。ノート容量としては
、主にゲート電極８ａ〜Ｐ型ウェル２間容量（ケート容
量）と、ソース　１〜レイン拡散領域４ａの内のドレイ
ン拡散領域〜Ｐ型ウェル２間容量（拡散層容量）との２
つが利用されている。

単位面積当りの容量としては、ゲー１・容量が拡散層容
量に対して１桁以上大きいため、ほぼゲート面積てノー
ド容量が決定される。このため、ノート容量を増大させ
るにはゲート面積を拡大すればよいことになるか、従来
の半導体集積回路装置の構造では、ゲート長，ゲー１へ
幅の拡大は素子の微細化傾向と矛盾することになる。

〔課題を解決ずるための手段」 本発明の半導体集積回路装置は、 半導体基板に設けられた第１導電型ウェルの表面所定部
分に形成された厚い酸化膜により、素子領域が画定され
、 第２導電型多結晶シリコン膜が素子領域の所定部分に接
続部分を形成し、第２導電型多結晶シリコン膜からの熱
拡散による第２導電型のソース・ドレイン領域が接続部
分の素子領域に形成され、素子領域において第２導電型
多結晶シリコン膜との接続部分以外の領域がチャネル領
域となり、チャネル領域上に形成されたゲー１・絶縁膜
並びに第２導電型多結晶シリコン膜表面上に形成された
絶縁膜上に、ゲート電極が形成される構造を有している
。

〔実施例〕

次に本発明について図面を参照して説明する、第１図は
本発明の第１の実施例の平面図、第２図は第１図のＡ−
Ａ”線に沿った縦断面図であ５ る。

Ｎ型半導体基板１に設けられたＰ型ウェル２の表面所定
部分に形成された厚い酸化膜３により、素子領域か形成
される。素子領域内のチャネル領域以外の部分には、Ｎ
型不純物を１・−プした第１多結晶シリコン膜５か接続
しており、第１多結晶シリコン膜５からの熱拡散により
Ｎ型のソース・ドレイン拡散領域４が素子領域に形成さ
れている。

第１多結晶シリコン膜５の表面には薄く誘電率の高い絶
縁膜６が形成され、素子領域のチャネル領域の表面上に
はゲート酸化膜７が形成されている。ゲート酸化膜７の
全域および絶縁膜６の一部を覆って第２の多結晶シリコ
ン膜からなるゲー１−電極８が形成されている。

本実施例では、ソース・ドレイン拡散領域４と配線金属
とを直接接続するためのコンタクトは存在しない。また
、木実施例におけるケー１〜容量は、ゲート酸化膜７並
びにゲート電極８で覆われた部分の絶縁膜６により決定
される。

６ 第３図は本発明の第２の実施例の平面図、第４図は第３
図のＢ−Ｂ’線に沿った縦断面図である。

本実施例は第１図，第２図に示した第１の実施例と基本
構造は同じであるため、構造上特に異なる部分について
説明する。

Ｎ型半導体基板１に設けられたＰ型ウェル２の表面所定
部分に形成された厚い酸化１１ｉ３により、素子領域を
形成した後、全面に熱酸化，ＣＶＤ法等により絶縁膜９
を形成し、絶縁膜９の一部を第１コンタクト１０により
開口する。この開口部を新たな素子領域として、トラン
ジスタが形成される。

〔発明の効果〕

以上説明したように本発明は、 半導体基板に設けられた第１導電型ウェルの表面所定部
分に形成された厚い酸化膜により、素子領域を形成し、
素子停域内のチャネル領域以外の部分には、第２導電型
不純物をドープした多結晶シリコン膜が接続され、この
多結晶シリコン膜からの熱拡散により第２導電型のソー
ス・ドレイン拡散領域が素子領域に形成され、 多結晶シリコン膜の表面に絶縁膜が形成され、素子領域
のチャネル領域の表面上にはゲート酸化膜が形成され、
ゲート酸化膜の全域および絶縁膜の一部を覆ってゲート
電極を形成することにより、 まず第１に、ソース・ドレイン拡散領域と配線金属とを
直接接続するためのコンタクトは不用となり、このため
ソース　ドレイン拡散領域の面積は従来に比べて大幅に
縮小することができる。

この結果、ソフトエラーが発生する領域の面積を大幅に
低減することになる。

第２に、本発明におけるゲート容量は、チャネル領域上
のゲート絶縁膜のみで形成されるのではなく、第２導電
型不純物をドープした多結晶シリコン膜とゲート電極と
の間に存在する絶縁膜により形成される容量も加算され
るため、ノード容量を従来より増大させることが可能と
なる。

以上の２点から、本発明により、従来の半導体集積回路
装置よりも大幅にソフトエラー耐性の高い半導体集積回
路装置が実現できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の平面図、第２図は第１
図のＡ−Ａ’線に沿った縦断面図、第３図は本発明の第
２の実施例の平面図、第４図は第３図のＢ−Ｂ”線に沿
った縦断面図、第５図は従来の半導体集積回路装置の平
面図、第６図は第５図のＣ−Ｃ’線に沿う縦断面図であ
る。 １・・・Ｎ型半導体基板、２・・・Ｐ型ウェル、３・・
・酸化膜、４，４ａ・・・ソース・ドレイン拡散領域、
５・・第１多結晶シリコン膜、６．９．１．１・・・絶
縁膜、７，７ａ・・ゲート酸化膜、８，８ａ・・・ゲー
ト電極、１０・・・第１コンタク１・、１２・・・コン
タクト、１３・・・配線金属。

Claims (1)

1. 【特許請求の範囲】 半導体基板に設けられた第１導電型ウェルの表面所定部
   分に形成された厚い酸化膜により、素子領域が画定され
   、 第２導電型多結晶シリコン膜が前記素子領域の所定部分
   に接続部分を形成し、前記第２導電型多結晶シリコン膜
   からの熱拡散による第２導電型のソース・ドレイン領域
   が前記接続部分の前記素子領域に形成され、 前記素子領域において、前記第２導電型多結晶シリコン
   膜との接続部分以外の領域がチャネル領域となり、 前記チャネル領域上に形成されたゲート絶縁膜並びに前
   記第２導電型多結晶シリコン膜表面上に形成された絶縁
   膜上に、ゲート電極が形成されることを特徴とする半導
   体集積回路装置。