JPH0748557B2 - セミカスタム半導体集積回路 - Google Patents
セミカスタム半導体集積回路Info
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- JPH0748557B2 JPH0748557B2 JP63255677A JP25567788A JPH0748557B2 JP H0748557 B2 JPH0748557 B2 JP H0748557B2 JP 63255677 A JP63255677 A JP 63255677A JP 25567788 A JP25567788 A JP 25567788A JP H0748557 B2 JPH0748557 B2 JP H0748557B2
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- JP
- Japan
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- region
- cell
- circuit
- mos transistor
- channel mos
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000003990 capacitor Substances 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 238000003491 array Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、短時間で所望の回路構成を有する集積回路の
実現を可能にするセミカスタム集積回路に関し、特にア
ナログ回路とデジタル回路が混在しているデジタル・ア
ナログ混在型セミカスタム集積回路に関する。
実現を可能にするセミカスタム集積回路に関し、特にア
ナログ回路とデジタル回路が混在しているデジタル・ア
ナログ混在型セミカスタム集積回路に関する。
［従来の技術］ 従来から、デジタル回路の分野では、トランジスタ、抵
抗等の素子からなる単位ゲートセルがチップ上に規則的
に配列されたマスターチップを用い、これに種々の回路
設計に応じた布線を施す、ゲートアレイと称するセミカ
スタム半導体集積回路が広く用いられている。
抗等の素子からなる単位ゲートセルがチップ上に規則的
に配列されたマスターチップを用い、これに種々の回路
設計に応じた布線を施す、ゲートアレイと称するセミカ
スタム半導体集積回路が広く用いられている。
従来の技術としては、消費電力の少ない点を特長とする
CMOSゲートアレイ、動作速度が高速であることを特長と
したバイポーラECLゲートアレイ、さらに最近になって
使用され始めたバイポーラトランジスタの高速、高電流
駆動能力とCMOSトランジスタの低消費電力性能とを生か
したBi−CMOSゲートアレイ等が知られているが、一部で
は、これらのゲートアレイを組み合わせた複合ゲートア
レイも用いられている。
CMOSゲートアレイ、動作速度が高速であることを特長と
したバイポーラECLゲートアレイ、さらに最近になって
使用され始めたバイポーラトランジスタの高速、高電流
駆動能力とCMOSトランジスタの低消費電力性能とを生か
したBi−CMOSゲートアレイ等が知られているが、一部で
は、これらのゲートアレイを組み合わせた複合ゲートア
レイも用いられている。
ところが、一方では近年、電子機器の高度化により、所
謂、システムオンチップ化の要望が高まってきており、
その動きにつれて、ワンチップ上にアナログ回路部とデ
ジタル回路部とを混在させる必要が生じてきた。同様の
ことが、セミカスタム集積回路上でも求められてきてい
るが、この場合、前述した各種ゲートアレイにおいて
は、単位ゲートセル内の個々のトランジスタ素子や抵抗
等を用いてアナログ回路を構成する方法が用いられてき
た。
謂、システムオンチップ化の要望が高まってきており、
その動きにつれて、ワンチップ上にアナログ回路部とデ
ジタル回路部とを混在させる必要が生じてきた。同様の
ことが、セミカスタム集積回路上でも求められてきてい
るが、この場合、前述した各種ゲートアレイにおいて
は、単位ゲートセル内の個々のトランジスタ素子や抵抗
等を用いてアナログ回路を構成する方法が用いられてき
た。
［発明が解決しようとする問題点］ しかしながら、上述したゲートアレイによりアナログ・
デジタル混在回路を実現する場合、単位ゲートセル内の
トランジスタ寸法や抵抗、容量値等が、必ずしもアナロ
グ回路構成に適したものとはなっておらず、そのため、
実現しようとするアナログ回路構成に制限が出てくる。
また、仮に実現可能であっても、所望する回路定数を得
るための布線設計が容易ではなく、また、多くの単位ゲ
ートセルを使用するので、ワンチップ上に構成できるデ
ジタル・アナログ混在回路の回路規模が、デジタル回路
にくらべ著しく低下するという欠点があった。
デジタル混在回路を実現する場合、単位ゲートセル内の
トランジスタ寸法や抵抗、容量値等が、必ずしもアナロ
グ回路構成に適したものとはなっておらず、そのため、
実現しようとするアナログ回路構成に制限が出てくる。
また、仮に実現可能であっても、所望する回路定数を得
るための布線設計が容易ではなく、また、多くの単位ゲ
ートセルを使用するので、ワンチップ上に構成できるデ
ジタル・アナログ混在回路の回路規模が、デジタル回路
にくらべ著しく低下するという欠点があった。
［問題点を解決するための手段］ 本発明のセミカスタム半導体集積回路は、チップ周辺部
に配置された、各チップに共通の入出力用セルと、チッ
プの内部領域に配置された、各チップに共通の内部セル
と、所望の回路を構成するために形成された、チップに
固有のパターンの配線とを有するものであり、そして、
前記内部領域は、CMOSの単位ゲートセルを複数個含む列
が複数個配置された第１の領域と、Bi−CMOSの単位ゲー
トセルを複数個含む列が複数個配置された第２の領域
と、アナログ回路専用の複数種類の素子が、同一の列に
は同一種類の素子のみが含まれる態様で行列状に配置さ
れた第３の領域とに分割されており、かつ、第１の領域
と第３の領域との間には第２の領域が配置されたもので
ある。
に配置された、各チップに共通の入出力用セルと、チッ
プの内部領域に配置された、各チップに共通の内部セル
と、所望の回路を構成するために形成された、チップに
固有のパターンの配線とを有するものであり、そして、
前記内部領域は、CMOSの単位ゲートセルを複数個含む列
が複数個配置された第１の領域と、Bi−CMOSの単位ゲー
トセルを複数個含む列が複数個配置された第２の領域
と、アナログ回路専用の複数種類の素子が、同一の列に
は同一種類の素子のみが含まれる態様で行列状に配置さ
れた第３の領域とに分割されており、かつ、第１の領域
と第３の領域との間には第２の領域が配置されたもので
ある。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の一実施例のチップ平面図である。チ
ップ１の外周部には、ＮチャンネルMOSトランジスタ、
ＰチャンネルのMOSトランジスタ、NPNバイポーラトラン
ジスタ、PNPバイポーラトランジスタ、抵抗およびパッ
ド等からなる入出力セル２が配置されている。そして、
このセル内部において、セル内の各種素子に対して必要
な布線がなされ、外部とのインターフェイスとなるバッ
ファ回路、レベル変換回路あるいは内部素子の保護回路
が構成されている。
ップ１の外周部には、ＮチャンネルMOSトランジスタ、
ＰチャンネルのMOSトランジスタ、NPNバイポーラトラン
ジスタ、PNPバイポーラトランジスタ、抵抗およびパッ
ド等からなる入出力セル２が配置されている。そして、
このセル内部において、セル内の各種素子に対して必要
な布線がなされ、外部とのインターフェイスとなるバッ
ファ回路、レベル変換回路あるいは内部素子の保護回路
が構成されている。
チップ１の内部領域の下部には、ＮチャンネルMOSトラ
ンジスタとＰチャンネルMOSトランジスタとからなる単
位ゲートセルを複数個並べた第１の単位セル列３が一定
間隔をおいて複数個配置された第１の領域４が形成され
ている。また、チップ１の内部領域の上部は、第３の領
域６となされ、この領域にはＮチャンネルMOSトランジ
スタ、ＰチャンネルMOSトランジスタ、NPNバイポーラト
ランジスタ、PNPバイポーラトランジスタ、抵抗、コン
デンサ等の素子を配置した個別素子セル列５が複数個配
置されている。そして、複数の個別素子列５のそれぞれ
は、同一のサイズの同一種類の素子のみから構成されて
いる。さらに、チップ１の中央部には、ＮチャンネルMO
Sトランジスタ、ＰチャンネルMOSトランジスタ、NPNバ
イポーラトランジスタおよび抵抗により構成された単位
ゲートセルを複数個配置して得られる第２の単位セル列
７が一定の間隔をおいて複数個配置された第２の領域８
が、前記第１の領域４と前記第３内部の領域６とを分離
するよう配置されている。
ンジスタとＰチャンネルMOSトランジスタとからなる単
位ゲートセルを複数個並べた第１の単位セル列３が一定
間隔をおいて複数個配置された第１の領域４が形成され
ている。また、チップ１の内部領域の上部は、第３の領
域６となされ、この領域にはＮチャンネルMOSトランジ
スタ、ＰチャンネルMOSトランジスタ、NPNバイポーラト
ランジスタ、PNPバイポーラトランジスタ、抵抗、コン
デンサ等の素子を配置した個別素子セル列５が複数個配
置されている。そして、複数の個別素子列５のそれぞれ
は、同一のサイズの同一種類の素子のみから構成されて
いる。さらに、チップ１の中央部には、ＮチャンネルMO
Sトランジスタ、ＰチャンネルMOSトランジスタ、NPNバ
イポーラトランジスタおよび抵抗により構成された単位
ゲートセルを複数個配置して得られる第２の単位セル列
７が一定の間隔をおいて複数個配置された第２の領域８
が、前記第１の領域４と前記第３内部の領域６とを分離
するよう配置されている。
第１の単位セル列３内部の単位ゲートセルは、その内部
に、従来のCMOSゲートアレイと同様に、ＮチャンネルMO
SトランジスタとＰチャンネルMOSトランジスタそれぞれ
２個ずつ形成されたものであり、これら４個のトランジ
スタを最小単位として内部配線することにより各種論理
ゲート、論理ブロックを構成することができる。セル内
部の構成は従来のCMOSゲートアレイと同様であるので、
その詳細な説明は省略する。
に、従来のCMOSゲートアレイと同様に、ＮチャンネルMO
SトランジスタとＰチャンネルMOSトランジスタそれぞれ
２個ずつ形成されたものであり、これら４個のトランジ
スタを最小単位として内部配線することにより各種論理
ゲート、論理ブロックを構成することができる。セル内
部の構成は従来のCMOSゲートアレイと同様であるので、
その詳細な説明は省略する。
第２の単位セル列７内部の単位ゲートセルは、その内部
に第２図（ａ）に示す如く、ＮチャンネルMOSトランジ
スタ９、ＰチャンネルMOSトランジスタ10、バイポーラN
PNトランジスタ11および抵抗12がセル領域13内に形成さ
れている。ここで、抵抗12は比較的高抵抗であることが
必要とされ、その抵抗値は例えば10KΩ程度とされてい
る。
に第２図（ａ）に示す如く、ＮチャンネルMOSトランジ
スタ９、ＰチャンネルMOSトランジスタ10、バイポーラN
PNトランジスタ11および抵抗12がセル領域13内に形成さ
れている。ここで、抵抗12は比較的高抵抗であることが
必要とされ、その抵抗値は例えば10KΩ程度とされてい
る。
この単位セルを１個使用し、布線を行うことにより、例
えば、第２図（ｂ）に示すような、２入力NANDゲート回
路が構成できる。第２図（ｂ）において、I1、I2は入力
端子、Ｏは出力端子であり、正電源端子、負電源端子は
それぞれチップ内のVcc、接地電源配線に接続されてい
る。なお、第２図（ｂ）において、第２図（ａ）と同じ
番号が付されたものは、同一のものを示している。
えば、第２図（ｂ）に示すような、２入力NANDゲート回
路が構成できる。第２図（ｂ）において、I1、I2は入力
端子、Ｏは出力端子であり、正電源端子、負電源端子は
それぞれチップ内のVcc、接地電源配線に接続されてい
る。なお、第２図（ｂ）において、第２図（ａ）と同じ
番号が付されたものは、同一のものを示している。
第３の領域６において、個別素子セル列５は、アナログ
回路構成に必要なトランジスタ、抵抗、コンデンサ等の
素子が配列されたものであり、そして、各列は同一サイ
ズの同一種類の素子のみから構成されている。即ち、個
別素子セル列５は、第３図に示すように、Ｎチャンネル
MOSトランジスタのセル列17、ＰチャンネルMOSトランジ
スタのセル列18、NPNバイポーラトランジスタのセル列1
9、PNPバイポーラトランジスタのセル列20、抵抗のセル
列21、コンデンサのセル列22であって、これらはほぼ同
程度の長さになるように構成され、そして、互いに等し
い間隔をおいて配置されている。
回路構成に必要なトランジスタ、抵抗、コンデンサ等の
素子が配列されたものであり、そして、各列は同一サイ
ズの同一種類の素子のみから構成されている。即ち、個
別素子セル列５は、第３図に示すように、Ｎチャンネル
MOSトランジスタのセル列17、ＰチャンネルMOSトランジ
スタのセル列18、NPNバイポーラトランジスタのセル列1
9、PNPバイポーラトランジスタのセル列20、抵抗のセル
列21、コンデンサのセル列22であって、これらはほぼ同
程度の長さになるように構成され、そして、互いに等し
い間隔をおいて配置されている。
このような構成とすることにより、従来、単位ゲートセ
ルを使用して構成していたアナログ回路は、個別素子セ
ル列からなる第３の領域を使用して、容易に構成するこ
とが可能となる。また、チップ中央部には、デジタル回
路部とアナログ回路部に挟まれて、デジタル回路とアナ
ログ回路とのインターフェイス部の回路を構成するのに
適したBi−CMOSの単位ゲートセルが配列されているので
容易に両回路間のインターフェイス部を形成することが
できる。
ルを使用して構成していたアナログ回路は、個別素子セ
ル列からなる第３の領域を使用して、容易に構成するこ
とが可能となる。また、チップ中央部には、デジタル回
路部とアナログ回路部に挟まれて、デジタル回路とアナ
ログ回路とのインターフェイス部の回路を構成するのに
適したBi−CMOSの単位ゲートセルが配列されているので
容易に両回路間のインターフェイス部を形成することが
できる。
次に、第４図を参照して本発明の他の実施例について説
明する。同図において、チップ１の内部領域の中心部
は、第１の領域４となされており、該領域にはＮチャン
ネルMOSトランジスタとＰチャンネルMOSトランジスタと
からなる単位ゲートセルを複数個並べた第１の単位セル
列３が一定の間隔をおいて複数個配置されている。この
第１の領域４から一定の間隔を隔て、これを囲むように
形成された第２の領域８には、ＮチャンネルMOSトラン
ジスタ、ＰチャンネルMOSトランジスタ、NPNバイポーラ
トランジスタおよび抵抗により構成された単位ゲートセ
ルを複数個並べた第２の単位セル列７が複数個配置され
ている。さらに、前記第２の領域と入出力用セル２との
間の領域は第３の領域６となされ、該領域内には、Ｎチ
ャンネルMOSトランジスタ、ＰチャンネルMOSトランジス
タ、NPNバイポーラトランジスタ、PNPバイポーラトラン
ジスタ、抵抗、コンデンサ等の素子を同一形状で複数個
配置して得られる個別素子セル列５が、一定の間隔をお
いて複数個配置されている。
明する。同図において、チップ１の内部領域の中心部
は、第１の領域４となされており、該領域にはＮチャン
ネルMOSトランジスタとＰチャンネルMOSトランジスタと
からなる単位ゲートセルを複数個並べた第１の単位セル
列３が一定の間隔をおいて複数個配置されている。この
第１の領域４から一定の間隔を隔て、これを囲むように
形成された第２の領域８には、ＮチャンネルMOSトラン
ジスタ、ＰチャンネルMOSトランジスタ、NPNバイポーラ
トランジスタおよび抵抗により構成された単位ゲートセ
ルを複数個並べた第２の単位セル列７が複数個配置され
ている。さらに、前記第２の領域と入出力用セル２との
間の領域は第３の領域６となされ、該領域内には、Ｎチ
ャンネルMOSトランジスタ、ＰチャンネルMOSトランジス
タ、NPNバイポーラトランジスタ、PNPバイポーラトラン
ジスタ、抵抗、コンデンサ等の素子を同一形状で複数個
配置して得られる個別素子セル列５が、一定の間隔をお
いて複数個配置されている。
この実施例のような構成をとるならば、外部からの入出
力信号がアナログ信号であり、内部処理においてのみデ
ジタル処理を行う場合やアナログ回路規模がデジタル回
路規模に比べて比較的大きい場合などにアナログ・デジ
タル混在システムを容易に形成することができる。
力信号がアナログ信号であり、内部処理においてのみデ
ジタル処理を行う場合やアナログ回路規模がデジタル回
路規模に比べて比較的大きい場合などにアナログ・デジ
タル混在システムを容易に形成することができる。
［発明の効果］ 以上説明したように本発明は、ワンチップ上にデジタル
回路用のCMOS型ゲートアレイセル、Bi−CMOS型ゲートア
レイセルおよびアナログ回路専用各種個別素子のセルを
配列し、Bi−CMOS型ゲートアレイセルの配置領域が、CM
OS型ゲートアレイセルの配置領域と、アナログ回路専用
各種個別素子のセル列の配置領域とを分離するように配
置したものであるので、デジタル・アナログ混在回路を
形成する際に、アナログ回路の構成は、個別素子のセル
列の素子を用い、デジタル回路の大部分は、CMOS型ゲー
トアレイセルを用い、アナログ・デジタル回路のインタ
ーフェイス回路あるいは、高速・高電流駆動特性の必要
なデジタル回路用ゲートにはBi−CMOS型ゲートアレイセ
ルを用いることができる。すなわち、本発明によれば、
徒らに多くのセルを消費することなく、各素子をそれぞ
れが有する特性に適した用途に用いることができる。さ
らに、本発明による集積回路は、アナログ回路用のセル
とデジタル回路用のセルとの間にインターフェイス用に
用いることのできるセルを配置したものであるので、本
発明によれば、アナログ・デジタル混在型セミカスタム
集積回路の設計工数を大幅に減縮することができる。
回路用のCMOS型ゲートアレイセル、Bi−CMOS型ゲートア
レイセルおよびアナログ回路専用各種個別素子のセルを
配列し、Bi−CMOS型ゲートアレイセルの配置領域が、CM
OS型ゲートアレイセルの配置領域と、アナログ回路専用
各種個別素子のセル列の配置領域とを分離するように配
置したものであるので、デジタル・アナログ混在回路を
形成する際に、アナログ回路の構成は、個別素子のセル
列の素子を用い、デジタル回路の大部分は、CMOS型ゲー
トアレイセルを用い、アナログ・デジタル回路のインタ
ーフェイス回路あるいは、高速・高電流駆動特性の必要
なデジタル回路用ゲートにはBi−CMOS型ゲートアレイセ
ルを用いることができる。すなわち、本発明によれば、
徒らに多くのセルを消費することなく、各素子をそれぞ
れが有する特性に適した用途に用いることができる。さ
らに、本発明による集積回路は、アナログ回路用のセル
とデジタル回路用のセルとの間にインターフェイス用に
用いることのできるセルを配置したものであるので、本
発明によれば、アナログ・デジタル混在型セミカスタム
集積回路の設計工数を大幅に減縮することができる。
第１図は、本発明の一実施例の平面図、第２図（ａ）お
よび第３図は、第１図実施例のセルの素子配置図、第２
図（ｂ）は、第２図（ａ）のセルによって実現できる回
路の回路図、第４図は、本発明の他の実施例の平面図で
ある。 １……チップ、２……入出力用セル、３……第１の単位
セル列、４……第１の領域、５……個別素子セル列、６
……第３の領域、７……第２の単位セル列、８……第２
の領域、９……ＮチャンネルMOSトランジスタ、10……
ＰチャンネルMOSトランジスタ、11……NPNバイポーラト
ランジスタ、12……抵抗、17……ＮチャンネルMOSトラ
ンジスタのセル列、18……ＰチャンネルMOSトランジス
タのセル列、19……NPNバイポーラトランジスタのセル
列、20……PNPのバイポーラトランジスタのセル列、21
……抵抗のセル列、22……コンデンサのセル列。
よび第３図は、第１図実施例のセルの素子配置図、第２
図（ｂ）は、第２図（ａ）のセルによって実現できる回
路の回路図、第４図は、本発明の他の実施例の平面図で
ある。 １……チップ、２……入出力用セル、３……第１の単位
セル列、４……第１の領域、５……個別素子セル列、６
……第３の領域、７……第２の単位セル列、８……第２
の領域、９……ＮチャンネルMOSトランジスタ、10……
ＰチャンネルMOSトランジスタ、11……NPNバイポーラト
ランジスタ、12……抵抗、17……ＮチャンネルMOSトラ
ンジスタのセル列、18……ＰチャンネルMOSトランジス
タのセル列、19……NPNバイポーラトランジスタのセル
列、20……PNPのバイポーラトランジスタのセル列、21
……抵抗のセル列、22……コンデンサのセル列。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/08 Ａ 8839−5Ｊ
Claims (1)
- 【請求項１】その周辺部に配置された、各チップに共通
の入出力用セルと、その内部領域に配置された、各チッ
プに共通の内部回路セルと、所望の回路を構成するため
に形成された、チップに固有のパターンの配線とを有す
るセミカスタム半導体集積回路において、 前記内部領域は、 ＰチャンネルMOSトランジスタとＮチャンネルMOSトラン
ジスタとから構成される単位ゲートセルを複数個有する
第１の単位セル列が複数個配置された第１の領域と、 ＰチャンネルMOSトランジスタ、ＮチャンネルMOSトラン
ジスタ、NPNバイポーラトランジスタおよび抵抗から構
成される単位ゲートセルを複数個有する第２の単位セル
列が複数個配置された第２の領域と、 アナログ回路専用の素子であって、バイポーラトランジ
スタ、MOSトランジスタ、抵抗およびコンデンサからな
る素子群の中から選択された複数種類の素子が、同一列
には同一の素子が含まれる態様で行列状に配置された第
３の領域と、 に分割されており、 かつ、 前記第２の領域は、前記第１の領域と前記第３の領域と
の間に配置されている、 ことを特徴とするセミカスタム半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255677A JPH0748557B2 (ja) | 1988-10-11 | 1988-10-11 | セミカスタム半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255677A JPH0748557B2 (ja) | 1988-10-11 | 1988-10-11 | セミカスタム半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02102571A JPH02102571A (ja) | 1990-04-16 |
| JPH0748557B2 true JPH0748557B2 (ja) | 1995-05-24 |
Family
ID=17282090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63255677A Expired - Lifetime JPH0748557B2 (ja) | 1988-10-11 | 1988-10-11 | セミカスタム半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748557B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2776627B2 (ja) * | 1990-10-31 | 1998-07-16 | 日本電気アイシーマイコンシステム株式会社 | ゲートアレイ |
| JP2003037173A (ja) * | 2001-07-23 | 2003-02-07 | Niigata Seimitsu Kk | アナログ・デジタル混載集積回路 |
-
1988
- 1988-10-11 JP JP63255677A patent/JPH0748557B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02102571A (ja) | 1990-04-16 |
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