JPS6212664B2 - - Google Patents
Info
- Publication number
- JPS6212664B2 JPS6212664B2 JP4593580A JP4593580A JPS6212664B2 JP S6212664 B2 JPS6212664 B2 JP S6212664B2 JP 4593580 A JP4593580 A JP 4593580A JP 4593580 A JP4593580 A JP 4593580A JP S6212664 B2 JPS6212664 B2 JP S6212664B2
- Authority
- JP
- Japan
- Prior art keywords
- elements
- chip
- check
- area
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 5
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路の製造方法、特に工程
チエツク用素子の配置方法に関する。
チエツク用素子の配置方法に関する。
半導体集積回路(以下ICと略記する)を製造
する場合、いくつかの工程を経て所望の回路機能
が半導体基板に集積されるわけであるが、各工程
が設計通りに行なわれたかどうかチエツクをする
ために、必要な工程チエツク用素子を設ける必要
がある。ひとつのチツプ領域にIC本来の機能素
子の外に工程チエツク素子を適当に配置する方法
は元来無数にあるが、1例をあげて説明すると、
第1図に示すように、機能素子を配置する機能素
子領域1と工程チエツク素子11〜15を含む領
域20とから全体のチツプ領域はなつている。チ
エツク素子領域20はチツプ領域の大小にかゝわ
らず必要な領域であり、チツプサイズが比較的小
さいICにおいては、機能素子領域1以外の占め
る割合が相対的に大きく1.5mm角程度のICの場合
甚しい場合には15%にもなり、素子等のレイアウ
トが制限を受けたり、原価低減上の要請である
ICチツプの縮小化が困難になる等の問題があつ
た。
する場合、いくつかの工程を経て所望の回路機能
が半導体基板に集積されるわけであるが、各工程
が設計通りに行なわれたかどうかチエツクをする
ために、必要な工程チエツク用素子を設ける必要
がある。ひとつのチツプ領域にIC本来の機能素
子の外に工程チエツク素子を適当に配置する方法
は元来無数にあるが、1例をあげて説明すると、
第1図に示すように、機能素子を配置する機能素
子領域1と工程チエツク素子11〜15を含む領
域20とから全体のチツプ領域はなつている。チ
エツク素子領域20はチツプ領域の大小にかゝわ
らず必要な領域であり、チツプサイズが比較的小
さいICにおいては、機能素子領域1以外の占め
る割合が相対的に大きく1.5mm角程度のICの場合
甚しい場合には15%にもなり、素子等のレイアウ
トが制限を受けたり、原価低減上の要請である
ICチツプの縮小化が困難になる等の問題があつ
た。
本発明はこのような欠点をなくし、ICチツプ
の縮小化に有利な半導体装置の製造方法を提供す
ることを目的とする。
の縮小化に有利な半導体装置の製造方法を提供す
ることを目的とする。
本発明によれば、ある回路機能を実現すべき能
動素子及び又は受動素子を含む機能素子領域と工
程チエツク用素子を含むチエツク領域とを含むチ
ツプ領域を単一半導体基板に複数形成・配置する
工程を含む半導体集積回路の製造方法において、
相異なる複数の工程チエツク用素子を各チツプ領
域に分散して配置することを特徴とする半導体装
置の製造方法が得られる。
動素子及び又は受動素子を含む機能素子領域と工
程チエツク用素子を含むチエツク領域とを含むチ
ツプ領域を単一半導体基板に複数形成・配置する
工程を含む半導体集積回路の製造方法において、
相異なる複数の工程チエツク用素子を各チツプ領
域に分散して配置することを特徴とする半導体装
置の製造方法が得られる。
次に実施例をあげ、図面を用いて本発明を詳細
に説明する。
に説明する。
第2図は本発明の一実施例における配置関係を
示す平面図で、半導体基板2にチツプ領域3-1,
3-2,3-3及び3-4を配置したもので、各チツプ
領域は同一の機能素子領域4-1,4-2,4-3及び
4-4ならびに同一のチエツク領域20-1,20
-2,20-3及び20-4を有し、かつ各々異なる工
程チエツク用素子16,17,18及び19を分
散して配置する。チエツク領域は全て同じ位置
(この例では左下隅)に配置してあるのは、パタ
ーン形成ないしチエツク工程時の便宜のためであ
るが、こうすることによつてマスク製作の困難さ
も避けられる。各工程チエツク素子(必ずしも単
一の素子とは限らない)単独では複雑なIC製造
工程のチエツクには不十分であるが、多面付け
(この例では4面付け)されたチツプ領域に分散
して十分な数の異種のチエツク素子を配置するこ
とによつて工程チエツクの目的は達成される。多
面付けされてひとつの群をなすチツプ領域を素チ
ツプ領域(この実施例で第2図に示したもの)と
呼ぶことにすると、この素チツプ領域の大きさ
は、メタルマスク製作上の問題があり、一概に言
えないが四面付を考えるなら、素チツプ領域の大
きさは、4×4mm程度が限度となる。今、1.5×
1.5mmのチツプの四面付を考えると、マスク製作
時間が短縮され、チツプサイズは10〜15%節減が
可能となる。最近よく用いられている3インチ径
ウエーハの場合、10%の節減と考えると有効ペレ
ツト数は16%も増える。本発明の方法は十分に意
味がある。
示す平面図で、半導体基板2にチツプ領域3-1,
3-2,3-3及び3-4を配置したもので、各チツプ
領域は同一の機能素子領域4-1,4-2,4-3及び
4-4ならびに同一のチエツク領域20-1,20
-2,20-3及び20-4を有し、かつ各々異なる工
程チエツク用素子16,17,18及び19を分
散して配置する。チエツク領域は全て同じ位置
(この例では左下隅)に配置してあるのは、パタ
ーン形成ないしチエツク工程時の便宜のためであ
るが、こうすることによつてマスク製作の困難さ
も避けられる。各工程チエツク素子(必ずしも単
一の素子とは限らない)単独では複雑なIC製造
工程のチエツクには不十分であるが、多面付け
(この例では4面付け)されたチツプ領域に分散
して十分な数の異種のチエツク素子を配置するこ
とによつて工程チエツクの目的は達成される。多
面付けされてひとつの群をなすチツプ領域を素チ
ツプ領域(この実施例で第2図に示したもの)と
呼ぶことにすると、この素チツプ領域の大きさ
は、メタルマスク製作上の問題があり、一概に言
えないが四面付を考えるなら、素チツプ領域の大
きさは、4×4mm程度が限度となる。今、1.5×
1.5mmのチツプの四面付を考えると、マスク製作
時間が短縮され、チツプサイズは10〜15%節減が
可能となる。最近よく用いられている3インチ径
ウエーハの場合、10%の節減と考えると有効ペレ
ツト数は16%も増える。本発明の方法は十分に意
味がある。
なお図において一点鎖線はスクライブ線を示す
もので、素チツプ領域は最終的には分割されてチ
ツプになる。チエツク領域を設ける場所は任意で
あるが、多くの場合、隅に設けるのが好都合であ
るが、各チツプ領域の同じ場所にするのが好まし
い。
もので、素チツプ領域は最終的には分割されてチ
ツプになる。チエツク領域を設ける場所は任意で
あるが、多くの場合、隅に設けるのが好都合であ
るが、各チツプ領域の同じ場所にするのが好まし
い。
以上詳細に説明したように、本発明によれば、
工程チエツク素子の占める面積を最小限度におさ
えることができるので、レイアウト上の自由度が
増し、マスク製作における困難さも増すことなく
チツプの縮小化の実現に大きな効果がある。
工程チエツク素子の占める面積を最小限度におさ
えることができるので、レイアウト上の自由度が
増し、マスク製作における困難さも増すことなく
チツプの縮小化の実現に大きな効果がある。
第1図は従来の半導体装置の製造方法を説明す
るための図、第2図は本発明の一実施例を説明す
るための平面図である。 1,4-1,4-2,4-3,4-4……機能素子領
域、2……半導体基板、3-1,3-2,3-3,3-4
……チツプ領域、11,12,…,19……素子
領域、20,20-1,20-2,20-3,20-4…
…チエツク領域。
るための図、第2図は本発明の一実施例を説明す
るための平面図である。 1,4-1,4-2,4-3,4-4……機能素子領
域、2……半導体基板、3-1,3-2,3-3,3-4
……チツプ領域、11,12,…,19……素子
領域、20,20-1,20-2,20-3,20-4…
…チエツク領域。
Claims (1)
- 1 ある回路機能を実現すべき能動素子及び又は
受動素子を含む機能素子領域と工程チエツク用素
子を含むチエツク領域とを含むチツプ領域を単一
半導体基板に複数形成・配置する工程を含む半導
体集積回路の製造方法において、相異なる複数の
工程チエツク用素子を各チツプ領域に分散して配
置することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4593580A JPS56142662A (en) | 1980-04-08 | 1980-04-08 | Manufacture of semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4593580A JPS56142662A (en) | 1980-04-08 | 1980-04-08 | Manufacture of semiconductor integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS56142662A JPS56142662A (en) | 1981-11-07 |
JPS6212664B2 true JPS6212664B2 (ja) | 1987-03-19 |
Family
ID=12733119
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4593580A Granted JPS56142662A (en) | 1980-04-08 | 1980-04-08 | Manufacture of semiconductor integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS56142662A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0685456U (ja) * | 1993-05-25 | 1994-12-06 | 新キャタピラー三菱株式会社 | 回動式操作レバー装置における固定機構 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63278242A (ja) * | 1987-05-09 | 1988-11-15 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1980
- 1980-04-08 JP JP4593580A patent/JPS56142662A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0685456U (ja) * | 1993-05-25 | 1994-12-06 | 新キャタピラー三菱株式会社 | 回動式操作レバー装置における固定機構 |
Also Published As
Publication number | Publication date |
---|---|
JPS56142662A (en) | 1981-11-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6212664B2 (ja) | ||
CN115407603A (zh) | 光掩膜及半导体结构 | |
EP0073721A2 (en) | Large scala integration semiconductor device having monitor element and method of manufacturing the same | |
JPS58116757A (ja) | マスタスライスlsi | |
JPH0542823B2 (ja) | ||
US5656851A (en) | Semiconductor wafer having slices and limited scribe areas for implementing die | |
JPS61225845A (ja) | 半導体装置 | |
JPS604249A (ja) | 半導体装置 | |
JPH06120346A (ja) | 半導体集積回路チップの自動設計方法 | |
JP2734890B2 (ja) | 半導体装置 | |
JPS63102237A (ja) | 半導体装置の製造方法 | |
JPH0310234B2 (ja) | ||
JPH04348048A (ja) | 半導体装置 | |
JP2878765B2 (ja) | 半導体装置 | |
JPS5922335A (ja) | 半導体装置 | |
JPH0129053B2 (ja) | ||
JPH02189944A (ja) | 半導体集積回路装置 | |
JPH05166932A (ja) | 半導体集積回路装置 | |
JPH0494540A (ja) | 半導体装置 | |
JPH0332044A (ja) | 半導体集積回路 | |
JPS60223140A (ja) | 大規模集積回路の製造方法 | |
JPH03185730A (ja) | 半導体装置 | |
JPH01290242A (ja) | 半導体集積回路装置 | |
JPS6194341A (ja) | 半導体装置の製造方法 | |
JPS59167036A (ja) | 半導体集積回路 |