JPS604249A - 半導体装置 - Google Patents
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- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、とくにマスタースライス
方式による大規模集積回路装置のワイヤーポンディング
用電極の構造に関する。
方式による大規模集積回路装置のワイヤーポンディング
用電極の構造に関する。
今日、集積回路はますます高密度化、大規模化してきて
おりこのような集積度の著しい増大は特にランダムロジ
ック回路においては集積回路としての社用性が薄れ、専
用回路化する傾向が現れてきている。このため、量産効
果によるコストの低減など集積回路としてのメリットが
活せなくなってきている。
おりこのような集積度の著しい増大は特にランダムロジ
ック回路においては集積回路としての社用性が薄れ、専
用回路化する傾向が現れてきている。このため、量産効
果によるコストの低減など集積回路としてのメリットが
活せなくなってきている。
このような集積回路の大規模化が進む中で製造コストの
低減、製造期間の短縮を企る方法としてマスタースライ
ス方式が注目されている。
低減、製造期間の短縮を企る方法としてマスタースライ
ス方式が注目されている。
マスタースライス方式とは半導体基板に論理回路を構成
する各品種に共通な素子を基本セルとしてアレイ状に配
置し共通する製造プロセスのある段階まで一括してあら
かじめ大量に形成しておき品種に応じて任意の論理機能
を実現のだめのコンタクトあるいは金属配線以降のマス
クのみを作成し、以降の製造工程により種々の論理機能
の集積回路を実現するものである。
する各品種に共通な素子を基本セルとしてアレイ状に配
置し共通する製造プロセスのある段階まで一括してあら
かじめ大量に形成しておき品種に応じて任意の論理機能
を実現のだめのコンタクトあるいは金属配線以降のマス
クのみを作成し、以降の製造工程により種々の論理機能
の集積回路を実現するものである。
このように共通な基本セルを配した半導体基板をあらか
じめ大量に生産しておき、−品種尚りのマスクの枚数を
減じ、製造コスト及び製造期間の短縮を企り、多品種少
量生産を可能にする方式である。
じめ大量に生産しておき、−品種尚りのマスクの枚数を
減じ、製造コスト及び製造期間の短縮を企り、多品種少
量生産を可能にする方式である。
本発明は前述の如きマスタースライス方式による大規模
集積回路装置におけるボンディング用電極の−うち、実
際にはボンディングを行わない電極の識別容易な電極構
造を提案するものである。
集積回路装置におけるボンディング用電極の−うち、実
際にはボンディングを行わない電極の識別容易な電極構
造を提案するものである。
本発明の特徴は、ボンディング用パッドおよび識別用パ
ッドを有するマスタースライス方式による大規模集積回
路の半導体装置において、前記識別用パッドは前記ボン
ディング用パッドの電極に他の層の前記ボンディング用
パッドとは異なる形状の識別パターンを行脚した半導体
装置にある。
ッドを有するマスタースライス方式による大規模集積回
路の半導体装置において、前記識別用パッドは前記ボン
ディング用パッドの電極に他の層の前記ボンディング用
パッドとは異なる形状の識別パターンを行脚した半導体
装置にある。
マスタースライス方式のLSIのチップ10のレイアウ
トの例として第1図に示す如きレイアウトが良く行われ
ている。
トの例として第1図に示す如きレイアウトが良く行われ
ている。
図において、1は内部論理セル領域、2は周辺セル領域
を示している。周辺セルにはLSIの端子との接続のだ
めの電極を有している。
を示している。周辺セルにはLSIの端子との接続のだ
めの電極を有している。
マスタースライス方式のLSIにおいては、これらの電
極は必ずしもすべて使用するとは限らない。このため従
来はボンディングを行う電極と、ボンディングを行わな
い電極を識別するためボンディングを行わない電極の削
除もしくは電極の形状を変えるなどの方法が取られてい
た。
極は必ずしもすべて使用するとは限らない。このため従
来はボンディングを行う電極と、ボンディングを行わな
い電極を識別するためボンディングを行わない電極の削
除もしくは電極の形状を変えるなどの方法が取られてい
た。
vS2図は従来の半導体装置におけるペレット10のポ
ンディングパッドの一実Mu例を示す部分図であシ、伸
)はポンディングパッド電極4を削除し、ポンディング
パッドの電極3を残しだ例であり、(b)はこの電極4
の形状を変えた例を示している。しかしながら、このよ
うに電極の削除もしくは電極形状の変更を行う事はLS
Iチップのパッシベーション膜を形成するだめのマスク
もそれそ゛れ用意しなければならず、マスク数のJ♀j
加を伴い煩雑かつ不経済である。
ンディングパッドの一実Mu例を示す部分図であシ、伸
)はポンディングパッド電極4を削除し、ポンディング
パッドの電極3を残しだ例であり、(b)はこの電極4
の形状を変えた例を示している。しかしながら、このよ
うに電極の削除もしくは電極形状の変更を行う事はLS
Iチップのパッシベーション膜を形成するだめのマスク
もそれそ゛れ用意しなければならず、マスク数のJ♀j
加を伴い煩雑かつ不経済である。
本発明は前述の如き点にかんがみなされたものでその目
的とするところは、マスタースライス方式の半導体集積
回路装置におけるワイヤーボンディングを行わない電極
の識別容易な電極構造を提供することである。
的とするところは、マスタースライス方式の半導体集積
回路装置におけるワイヤーボンディングを行わない電極
の識別容易な電極構造を提供することである。
以下、図面を参照して本発明につき説明する。
第3図は本発明の一実施例を示すパターンレイアウトの
部分図である。
部分図である。
図において、3はボンディング用パッド、4は識別用ポ
ンディングパッド、5は識別パターンである。ボンディ
ング用パッド3は従来のパッドと同一の構造のものであ
シ、通常は製造工程の最後 ・のアルミパターンの形成
時に同時に形成されるものである。識別用パッド4は従
来のパッドのアルミに、すなわちパッド3と同じアルミ
ニウム電極に他の層のアルミパターン形成時にボンディ
ング用パッドと異なる形状の識別パターン5を付加する
ことにより通常のボンディングを行うパッドと、ボンデ
ィングを行わないパッドを容易に識別することができる
。しかも本発明の方法によれば、新たな製造工程の追加
や変更などを要することなく、通常の製造工程を用いて
容易にボンディングを行わないパッドの識別を可能なら
しめる事ができる。
ンディングパッド、5は識別パターンである。ボンディ
ング用パッド3は従来のパッドと同一の構造のものであ
シ、通常は製造工程の最後 ・のアルミパターンの形成
時に同時に形成されるものである。識別用パッド4は従
来のパッドのアルミに、すなわちパッド3と同じアルミ
ニウム電極に他の層のアルミパターン形成時にボンディ
ング用パッドと異なる形状の識別パターン5を付加する
ことにより通常のボンディングを行うパッドと、ボンデ
ィングを行わないパッドを容易に識別することができる
。しかも本発明の方法によれば、新たな製造工程の追加
や変更などを要することなく、通常の製造工程を用いて
容易にボンディングを行わないパッドの識別を可能なら
しめる事ができる。
尚、識別パターン5は本実箇例の形状に限るものではな
く、円形、方、形など他のいがなる形状も可能であるこ
とは言うまでもないことである。
く、円形、方、形など他のいがなる形状も可能であるこ
とは言うまでもないことである。
以上述べた如く本発明によればマスタースライス方式に
よる大規模集積回路装置におけるボンデインクを行ない
電極の識別容易な電極構造が実現できる。
よる大規模集積回路装置におけるボンデインクを行ない
電極の識別容易な電極構造が実現できる。
第1図はマスタースライス方式のLSIのチップレイア
ウトの一例を示す図、第2図は従来のポンディングパッ
ドの一実施例を示す部分図、第3図は本発明の一実施例
を示すパターンレイアウトの部分図である。 尚、図において、1・・・・・・内部セル領域、2・・
・・・・周辺セル領域、:3・・・・・・ボンディング
用パッド、4・・・・・・識別用パッド、5・・・・・
・識別パターン、10・・・・・・半導体装置のチップ
。 代理人 弁理士 内 原 晋 / 2 第1図 強2図(α) 1θ
ウトの一例を示す図、第2図は従来のポンディングパッ
ドの一実施例を示す部分図、第3図は本発明の一実施例
を示すパターンレイアウトの部分図である。 尚、図において、1・・・・・・内部セル領域、2・・
・・・・周辺セル領域、:3・・・・・・ボンディング
用パッド、4・・・・・・識別用パッド、5・・・・・
・識別パターン、10・・・・・・半導体装置のチップ
。 代理人 弁理士 内 原 晋 / 2 第1図 強2図(α) 1θ
Claims (1)
- ボンディング用パッドおよび識別用パッドを有するマス
タースライス方式による半導体装置において、前記識別
用パッドは前記ボンディング用パッドの電極に他の層の
前記ボンディング用パッドとは異なる形状の識別パター
ンを付加したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11204383A JPS604249A (ja) | 1983-06-22 | 1983-06-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11204383A JPS604249A (ja) | 1983-06-22 | 1983-06-22 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS604249A true JPS604249A (ja) | 1985-01-10 |
Family
ID=14576583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11204383A Pending JPS604249A (ja) | 1983-06-22 | 1983-06-22 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS604249A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0285820A2 (en) * | 1987-04-06 | 1988-10-12 | International Business Machines Corporation | Method and structure for identifying non-functional chip connect pads |
EP0402592A2 (en) * | 1989-06-13 | 1990-12-19 | Kabushiki Kaisha Toshiba | Master slice semiconductor device and method of forming it |
US5053850A (en) * | 1988-03-14 | 1991-10-01 | Motorola, Inc. | Bonding pad for semiconductor devices |
US5194931A (en) * | 1989-06-13 | 1993-03-16 | Kabushiki Kaisha Toshiba | Master slice semiconductor device |
-
1983
- 1983-06-22 JP JP11204383A patent/JPS604249A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0285820A2 (en) * | 1987-04-06 | 1988-10-12 | International Business Machines Corporation | Method and structure for identifying non-functional chip connect pads |
EP0285820A3 (en) * | 1987-04-06 | 1990-06-13 | International Business Machines Corporation | Method and structure for identifying non-functional chip connect pads |
US5053850A (en) * | 1988-03-14 | 1991-10-01 | Motorola, Inc. | Bonding pad for semiconductor devices |
EP0402592A2 (en) * | 1989-06-13 | 1990-12-19 | Kabushiki Kaisha Toshiba | Master slice semiconductor device and method of forming it |
US5194931A (en) * | 1989-06-13 | 1993-03-16 | Kabushiki Kaisha Toshiba | Master slice semiconductor device |
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