JP2003332501A - 半導体装置の製造方法及び半導体装置の実装方法 - Google Patents
半導体装置の製造方法及び半導体装置の実装方法Info
- Publication number
- JP2003332501A JP2003332501A JP2002136225A JP2002136225A JP2003332501A JP 2003332501 A JP2003332501 A JP 2003332501A JP 2002136225 A JP2002136225 A JP 2002136225A JP 2002136225 A JP2002136225 A JP 2002136225A JP 2003332501 A JP2003332501 A JP 2003332501A
- Authority
- JP
- Japan
- Prior art keywords
- inspection
- mounting
- semiconductor device
- terminal
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】半導体装置に形成される端子の要・不要を簡易
に実現可能であり、実装時には必要な端子のみを回路基
板と接続可能とする半導体装置の製造方法を提供するこ
と。 【解決手段】ベアチップ１を搭載したインターポーザー
２に、該ベアチップ１を回路基板上へ実装する際に使用
する実装用端子３及びベアチップ１の検査工程において
使用する検査用端子４をそれぞれ半田ボールで形成し、
ベアチップ１の検査の後、上記インターポーザー２から
上記検査用端子４の半田ボールを取り除くことで、実装
時の端子数を減少させ、回路基板側での配線形成の簡略
化、基板の層構成の簡単化を実現する。
に実現可能であり、実装時には必要な端子のみを回路基
板と接続可能とする半導体装置の製造方法を提供するこ
と。 【解決手段】ベアチップ１を搭載したインターポーザー
２に、該ベアチップ１を回路基板上へ実装する際に使用
する実装用端子３及びベアチップ１の検査工程において
使用する検査用端子４をそれぞれ半田ボールで形成し、
ベアチップ１の検査の後、上記インターポーザー２から
上記検査用端子４の半田ボールを取り除くことで、実装
時の端子数を減少させ、回路基板側での配線形成の簡略
化、基板の層構成の簡単化を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法及び半導体装置の実装方法に関する。
法及び半導体装置の実装方法に関する。
【０００２】
【従来の技術】ベアチップを搭載してなる半導体装置を
検査する場合にはいくつかの方法が考えられる。一つ
は、半導体装置の表面に出ている端子を用いる場合であ
り、この場合には、半導体装置を回路基板上に実装する
際に使用する実装用端子以外に、実装時には使用しない
検査用の端子を設ける必要がある。しかし、検査用の端
子は実装時には全く不要となる余分な端子であるため、
このような半導体装置が実装される回路基板側では、こ
の検査用端子を避ける配線を行う必要があり、配線形成
を困難にする問題がある。さらに、半導体装置の側面若
しくは上面に専用の検査用端子を設ける場合もあるが、
この方法では上述の問題は解消するものの、構造が非常
に複雑になり、コストアップの要因となる。
検査する場合にはいくつかの方法が考えられる。一つ
は、半導体装置の表面に出ている端子を用いる場合であ
り、この場合には、半導体装置を回路基板上に実装する
際に使用する実装用端子以外に、実装時には使用しない
検査用の端子を設ける必要がある。しかし、検査用の端
子は実装時には全く不要となる余分な端子であるため、
このような半導体装置が実装される回路基板側では、こ
の検査用端子を避ける配線を行う必要があり、配線形成
を困難にする問題がある。さらに、半導体装置の側面若
しくは上面に専用の検査用端子を設ける場合もあるが、
この方法では上述の問題は解消するものの、構造が非常
に複雑になり、コストアップの要因となる。
【０００３】
【発明が解決しようとする課題】そこで、本発明は、半
導体装置に形成される端子の要・不要を簡易に実現可能
であり、実装時には必要な端子のみを回路基板と接続可
能とする半導体装置の製造方法及び半導体装置の実装方
法を提供することを課題とする。
導体装置に形成される端子の要・不要を簡易に実現可能
であり、実装時には必要な端子のみを回路基板と接続可
能とする半導体装置の製造方法及び半導体装置の実装方
法を提供することを課題とする。
【０００４】
【課題を解決するための手段】上記課題は以下の各発明
によって解決される。
によって解決される。
【０００５】（１）ベアチップを搭載したインターポー
ザーに、該ベアチップを回路基板上へ実装する際に使用
する実装用端子及びベアチップの検査工程において使用
する検査用端子をそれぞれ半田ボールで形成し、ベアチ
ップの検査の後、上記インターポーザーから上記検査用
端子の半田ボールを取り除くことを特徴とする半導体装
置の製造方法。以下、これを第１の発明という。
ザーに、該ベアチップを回路基板上へ実装する際に使用
する実装用端子及びベアチップの検査工程において使用
する検査用端子をそれぞれ半田ボールで形成し、ベアチ
ップの検査の後、上記インターポーザーから上記検査用
端子の半田ボールを取り除くことを特徴とする半導体装
置の製造方法。以下、これを第１の発明という。
【０００６】（２）ベアチップを搭載したインターポー
ザーに、該ベアチップを回路基板上へ実装する際に使用
する実装用端子及びベアチップの検査工程において使用
する検査用端子をそれぞれ形成し、ベアチップの検査の
後、上記実装用端子とのみ導通する端子を有し且つ上記
検査用端子を被覆して絶縁するマスク板を、上記インタ
ーポーザーにおける上記実装用端子及び検査用端子側に
形成することを特徴とする半導体装置の製造方法。以
下、これを第２の発明という。
ザーに、該ベアチップを回路基板上へ実装する際に使用
する実装用端子及びベアチップの検査工程において使用
する検査用端子をそれぞれ形成し、ベアチップの検査の
後、上記実装用端子とのみ導通する端子を有し且つ上記
検査用端子を被覆して絶縁するマスク板を、上記インタ
ーポーザーにおける上記実装用端子及び検査用端子側に
形成することを特徴とする半導体装置の製造方法。以
下、これを第２の発明という。
【０００７】（３）ベアチップを搭載したインターポー
ザーに、該ベアチップを回路基板上へ実装する際に使用
する実装用端子及びベアチップの検査工程において使用
する検査用端子をそれぞれ半田ボールで形成し、ベアチ
ップの検査の後、上記インターポーザーから上記実装用
端子及び検査用端子の半田ボールをそれぞれ取り除き、
回路基板上に、半田ボールを取り除いた上記実装用端子
部分を用いて実装することを特徴とする半導体装置の実
装方法。以下、これを第３の発明という。
ザーに、該ベアチップを回路基板上へ実装する際に使用
する実装用端子及びベアチップの検査工程において使用
する検査用端子をそれぞれ半田ボールで形成し、ベアチ
ップの検査の後、上記インターポーザーから上記実装用
端子及び検査用端子の半田ボールをそれぞれ取り除き、
回路基板上に、半田ボールを取り除いた上記実装用端子
部分を用いて実装することを特徴とする半導体装置の実
装方法。以下、これを第３の発明という。
【０００８】
【発明の実施の形態】以下、各発明の実施の形態につい
て図面に基づいて説明する。
て図面に基づいて説明する。
【０００９】図１は、第１の発明に係る半導体装置の製
造方法を示しており、図中、１はベアチップ、２はベア
チップ１、１を搭載するインターポーザーである。
造方法を示しており、図中、１はベアチップ、２はベア
チップ１、１を搭載するインターポーザーである。
【００１０】インターポーザー２のベアチップ１、１搭
載面と反対面側には、上記各ベアチップ１、１と電気的
に接続する実装用端子形成部３１及び検査用端子形成部
４１が、図示しない回路基板との実装時の電気的接続を
上記実装用端子形成部３１を介して可能とすると共に、
各ベアチップ１、１の検査時には上記検査用端子形成部
４１を介して可能となるように、それぞれ必要数形成さ
れている。
載面と反対面側には、上記各ベアチップ１、１と電気的
に接続する実装用端子形成部３１及び検査用端子形成部
４１が、図示しない回路基板との実装時の電気的接続を
上記実装用端子形成部３１を介して可能とすると共に、
各ベアチップ１、１の検査時には上記検査用端子形成部
４１を介して可能となるように、それぞれ必要数形成さ
れている。
【００１１】かかるインターポーザー２には、上記各実
装用端子形成部３１にそれぞれ実装用端子３を、また、
上記各検査用端子形成部４１にそれぞれ検査用端子４
を、いずれも半田ボールにより形成する。
装用端子形成部３１にそれぞれ実装用端子３を、また、
上記各検査用端子形成部４１にそれぞれ検査用端子４
を、いずれも半田ボールにより形成する。
【００１２】このようにして実装用端子３及び検査用端
子４を形成した後、検査工程において、各ベアチップ
１、１の検査を、各検査用端子４、４…を用いて行う。
子４を形成した後、検査工程において、各ベアチップ
１、１の検査を、各検査用端子４、４…を用いて行う。
【００１３】この検査用端子４は、検査工程においての
み必要な端子であるため、検査工程が終了すると以降の
工程では不要となる。そこで、この検査工程終了後、イ
ンターポーザー２の各検査用端子形成部４１、４１…に
形成した各検査用端子４を取り除く。この検査用端子４
を取り除くには、半田ボールに対して熱を加える等の公
知の方法を用いることができる。
み必要な端子であるため、検査工程が終了すると以降の
工程では不要となる。そこで、この検査工程終了後、イ
ンターポーザー２の各検査用端子形成部４１、４１…に
形成した各検査用端子４を取り除く。この検査用端子４
を取り除くには、半田ボールに対して熱を加える等の公
知の方法を用いることができる。
【００１４】検査用端子４は半田ボールにより形成され
ているため、容易に取り除くことができ、除去後は、図
１に示すように、インターポーザー２には、半田ボール
により形成されている実装用端子３と、検査用端子４が
取り除かれた後の検査用端子形成部４１とが残存する。
従って、この半導体装置１００を図示しない回路基板に
実装する際、検査用端子４は既に取り除かれて実装時の
端子数が減少することにより、実装用端子３のみとの配
線を考慮すればよく、回路基板側での配線形成を簡略化
でき、基板の層構成の簡単化につながる。
ているため、容易に取り除くことができ、除去後は、図
１に示すように、インターポーザー２には、半田ボール
により形成されている実装用端子３と、検査用端子４が
取り除かれた後の検査用端子形成部４１とが残存する。
従って、この半導体装置１００を図示しない回路基板に
実装する際、検査用端子４は既に取り除かれて実装時の
端子数が減少することにより、実装用端子３のみとの配
線を考慮すればよく、回路基板側での配線形成を簡略化
でき、基板の層構成の簡単化につながる。
【００１５】また、端子の要・不要を半田ボールの有無
だけで形成できるようになるため、検査のためだけの構
造を形成する必要がなく、半導体装置の構造を簡素化で
き、低コスト化が可能となる。
だけで形成できるようになるため、検査のためだけの構
造を形成する必要がなく、半導体装置の構造を簡素化で
き、低コスト化が可能となる。
【００１６】図２は、第２の発明に係る半導体装置の製
造方法を示している。図１と同一符号は同一構成を示し
ており、その詳細な説明は省略する。
造方法を示している。図１と同一符号は同一構成を示し
ており、その詳細な説明は省略する。
【００１７】この第２の発明においても、ベアチップ１
を搭載したインターポーザー２に実装用端子３及び検査
用端子４を形成した後、検査工程において、各ベアチッ
プ１、１の検査を、各検査用端子４、４…を用いて行
う。
を搭載したインターポーザー２に実装用端子３及び検査
用端子４を形成した後、検査工程において、各ベアチッ
プ１、１の検査を、各検査用端子４、４…を用いて行
う。
【００１８】そして、ベアチップ１、１の検査工程終了
後は、マスク板５を用いて実装時に不要な端子である検
査用端子４、４…を被覆して電気的に絶縁する。
後は、マスク板５を用いて実装時に不要な端子である検
査用端子４、４…を被覆して電気的に絶縁する。
【００１９】このマスク板５は、絶縁体で形成されてお
り、インターポーザー２に形成されている各実装用端子
３、３…及び各検査用端子４、４…のうち、各実装用端
子３、３…にのみ対応するように、端子６、６…がマス
ク板５の表裏に貫通して実装用端子４、４…と同数形成
されている。従って、このマスク板５をインターポーザ
ー２におけるベアチップ１、１と反対側の各実装用端子
３、３…及び検査用端子４、４…側に当接させると、各
実装用端子３、３…はマスク板５の各端子６、６…と電
気的に導通するが、各検査用端子４、４…には対応する
端子が形成されていないため、絶縁体からなるマスク板
５によって電気的に絶縁される。
り、インターポーザー２に形成されている各実装用端子
３、３…及び各検査用端子４、４…のうち、各実装用端
子３、３…にのみ対応するように、端子６、６…がマス
ク板５の表裏に貫通して実装用端子４、４…と同数形成
されている。従って、このマスク板５をインターポーザ
ー２におけるベアチップ１、１と反対側の各実装用端子
３、３…及び検査用端子４、４…側に当接させると、各
実装用端子３、３…はマスク板５の各端子６、６…と電
気的に導通するが、各検査用端子４、４…には対応する
端子が形成されていないため、絶縁体からなるマスク板
５によって電気的に絶縁される。
【００２０】これにより、このマスク板５が形成された
半導体装置２００には、実装用端子３、３…と電気的に
導通する端子６、６…のみが表面に露出し、検査用端子
４、４…は表面に露出しなくなる。従って、この半導体
装置２００を図示しない回路基板に実装する際、端子
６、６…のみとの配線を考慮すればよく、回路基板側で
の配線形成を簡略化でき、基板の層構成の簡単化につな
がる。
半導体装置２００には、実装用端子３、３…と電気的に
導通する端子６、６…のみが表面に露出し、検査用端子
４、４…は表面に露出しなくなる。従って、この半導体
装置２００を図示しない回路基板に実装する際、端子
６、６…のみとの配線を考慮すればよく、回路基板側で
の配線形成を簡略化でき、基板の層構成の簡単化につな
がる。
【００２１】なお、この第２の発明においては、実装用
端子３及び検査用端子４は半田ボールにより形成される
ものに限らず、検査用端子４により検査可能で、実装用
端子３がマスク板５の端子６と電気的に導通可能であれ
ば他の方法により形成されるものであっても良い。
端子３及び検査用端子４は半田ボールにより形成される
ものに限らず、検査用端子４により検査可能で、実装用
端子３がマスク板５の端子６と電気的に導通可能であれ
ば他の方法により形成されるものであっても良い。
【００２２】図３は、第３の発明に係る半導体装置の実
装方法を示している。図１と同一符号は同一構成を示し
ており、その詳細な説明は省略する。
装方法を示している。図１と同一符号は同一構成を示し
ており、その詳細な説明は省略する。
【００２３】この第３の発明においても、ベアチップ１
を搭載したインターポーザー２に実装用端子３及び検査
用端子４を形成した後、検査工程において、各ベアチッ
プ１、１の検査を、各検査用端子４、４…を用いて行
う。
を搭載したインターポーザー２に実装用端子３及び検査
用端子４を形成した後、検査工程において、各ベアチッ
プ１、１の検査を、各検査用端子４、４…を用いて行
う。
【００２４】ベアチップ１、１の検査の後は、インター
ポーザー２から半田ボールで形成された上記実装用端子
３及び検査用端子４をそれぞれ全て取り除き、ベアチッ
プ１、１搭載面の反対側の半導体装置３００の裏面に、
実装用端子形成部３１及び検査用端子形成部４１を露出
させる。これにより半導体装置３００はＬＧＡ（LandGr
id Array）としての実装が可能となる。
ポーザー２から半田ボールで形成された上記実装用端子
３及び検査用端子４をそれぞれ全て取り除き、ベアチッ
プ１、１搭載面の反対側の半導体装置３００の裏面に、
実装用端子形成部３１及び検査用端子形成部４１を露出
させる。これにより半導体装置３００はＬＧＡ（LandGr
id Array）としての実装が可能となる。
【００２５】そして、かかる半導体装置３００を回路基
板４００上に実装する際は、半田ボールを取り除いた上
記実装用端子形成部３１のみを用いて回路基板４００と
接続することにより実装する。この場合、例えば、図示
するように、半導体装置３００の実装用端子形成部３１
に対応するようにクリーム半田８を形成したレジスト７
を半導体装置３００と回路基板４００との間に介在さ
せ、クリーム半田８により半導体装置３００の上記実装
用端子形成部３１と回路基板４００の配線とを電気的に
接続することにより行うことができる。
板４００上に実装する際は、半田ボールを取り除いた上
記実装用端子形成部３１のみを用いて回路基板４００と
接続することにより実装する。この場合、例えば、図示
するように、半導体装置３００の実装用端子形成部３１
に対応するようにクリーム半田８を形成したレジスト７
を半導体装置３００と回路基板４００との間に介在さ
せ、クリーム半田８により半導体装置３００の上記実装
用端子形成部３１と回路基板４００の配線とを電気的に
接続することにより行うことができる。
【００２６】このような実装方法によれば、回路基板４
００側には半導体装置３００の実装用端子形成部３１に
対応する配線パターンを形成するだけでよく、検査用端
子形成部４１に対応する配線パターンを形成する必要は
ないため、回路基板４００側の配線形成を簡略化でき、
基板の層構成の簡単化につながる。
００側には半導体装置３００の実装用端子形成部３１に
対応する配線パターンを形成するだけでよく、検査用端
子形成部４１に対応する配線パターンを形成する必要は
ないため、回路基板４００側の配線形成を簡略化でき、
基板の層構成の簡単化につながる。
【００２７】
【発明の効果】本発明によれば、半導体装置に形成され
る端子の要・不要を簡易に実現可能であり、実装時には
必要な端子のみを回路基板と接続可能とする半導体装置
の製造方法及び半導体装置の実装方法を提供することが
できる。
る端子の要・不要を簡易に実現可能であり、実装時には
必要な端子のみを回路基板と接続可能とする半導体装置
の製造方法及び半導体装置の実装方法を提供することが
できる。
【図１】第１の発明に係る半導体装置の製造方法を示す
半導体装置の断面図
半導体装置の断面図
【図２】第２の発明に係る半導体装置の製造方法を示す
半導体装置の断面図
半導体装置の断面図
【図３】第３の発明に係る半導体装置の実装方法を示す
断面図
断面図
【符号の説明】
１：ベアチップ
２：インターポーザー
３：実装用端子
３１：実装用端子形成部
４：検査用端子
４１：検査用端子形成部
５：マスク板
６：端子
７：レジスト
８：クリーム半田
１００、２００、３００：半導体装置
４００：回路基板
フロントページの続き
(72)発明者 濱 由香里
東京都八王子市石川町2970番地 コニカ株
式会社内
(72)発明者 江口 俊哉
東京都八王子市石川町2970番地 コニカ株
式会社内
(72)発明者 居川 幸平
東京都八王子市石川町2970番地 コニカ株
式会社内
Claims (3)
- 【請求項１】ベアチップを搭載したインターポーザー
に、該ベアチップを回路基板上へ実装する際に使用する
実装用端子及びベアチップの検査工程において使用する
検査用端子をそれぞれ半田ボールで形成し、ベアチップ
の検査の後、上記インターポーザーから上記検査用端子
の半田ボールを取り除くことを特徴とする半導体装置の
製造方法。 - 【請求項２】ベアチップを搭載したインターポーザー
に、該ベアチップを回路基板上へ実装する際に使用する
実装用端子及びベアチップの検査工程において使用する
検査用端子をそれぞれ形成し、ベアチップの検査の後、
上記実装用端子とのみ導通する端子を有し且つ上記検査
用端子を被覆して絶縁するマスク板を、上記インターポ
ーザーにおける上記実装用端子及び検査用端子側に形成
することを特徴とする半導体装置の製造方法。 - 【請求項３】ベアチップを搭載したインターポーザー
に、該ベアチップを回路基板上へ実装する際に使用する
実装用端子及びベアチップの検査工程において使用する
検査用端子をそれぞれ半田ボールで形成し、ベアチップ
の検査の後、上記インターポーザーから上記実装用端子
及び検査用端子の半田ボールをそれぞれ取り除き、回路
基板上に、半田ボールを取り除いた上記実装用端子部分
を用いて実装することを特徴とする半導体装置の実装方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002136225A JP2003332501A (ja) | 2002-05-10 | 2002-05-10 | 半導体装置の製造方法及び半導体装置の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002136225A JP2003332501A (ja) | 2002-05-10 | 2002-05-10 | 半導体装置の製造方法及び半導体装置の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003332501A true JP2003332501A (ja) | 2003-11-21 |
Family
ID=29698325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002136225A Pending JP2003332501A (ja) | 2002-05-10 | 2002-05-10 | 半導体装置の製造方法及び半導体装置の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003332501A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093189A (ja) * | 2004-09-21 | 2006-04-06 | Renesas Technology Corp | 半導体装置 |
-
2002
- 2002-05-10 JP JP2002136225A patent/JP2003332501A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093189A (ja) * | 2004-09-21 | 2006-04-06 | Renesas Technology Corp | 半導体装置 |
| JP4601365B2 (ja) * | 2004-09-21 | 2010-12-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101013686B (zh) | 互连衬底、半导体器件及其制造方法 | |
| US20090085224A1 (en) | Stack-type semiconductor package | |
| JP2002198464A (ja) | 半導体チップを基板上に実装する方法、および基板上に実装するのに適した半導体装置 | |
| JPH11265916A (ja) | 半導体ウェーハの構造及び半導体チップの製造方法 | |
| US8841168B2 (en) | Soldering relief method and semiconductor device employing same | |
| JP3927783B2 (ja) | 半導体部品 | |
| JPH10340972A (ja) | Ｂｇａパッケージ基板 | |
| US8450844B2 (en) | Semiconductor package and method of manufacturing the same | |
| KR100787892B1 (ko) | 반도체 패키지 및 그의 제조 방법 | |
| JP2002043458A5 (ja) | ||
| JP2011014644A (ja) | 配線基板およびその製造方法 | |
| JP2001274185A (ja) | 半導体装置およびその製造方法 | |
| US7193297B2 (en) | Semiconductor device, method for manufacturing the same, circuit substrate and electronic device | |
| JP2003332501A (ja) | 半導体装置の製造方法及び半導体装置の実装方法 | |
| JP3914458B2 (ja) | 放熱板を有する回路基板の製造法 | |
| JP2001068513A (ja) | 半導体装置 | |
| US9437457B2 (en) | Chip package having a patterned conducting plate and method for forming the same | |
| KR20110008474A (ko) | 반도체 패키지 및 그의 제조방법 | |
| US20120295404A1 (en) | Method of manufacturing semiconductor package | |
| KR101078745B1 (ko) | 반도체 칩 및 그의 제조방법 | |
| KR100337180B1 (ko) | 패키지된 반도체 장치 및 제조방법 | |
| JPH09307024A (ja) | チップキャリア | |
| JP2743524B2 (ja) | 混成集積回路装置 | |
| KR20000056451A (ko) | 관통하는 복수개의 슬릿들을 가지는 반도체소자용 본딩패드 | |
| JP2003332360A (ja) | 半導体装置 |